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Pub. No.:    WO/2007/075962    International Application No.:    PCT/US2006/048926
Publication Date: 05.07.2007 International Filing Date: 20.12.2006
H03K 19/177 (2006.01)
Applicants: ALTERA CORPORATION [US/US]; 101 Innovation Drive, San Jose, California 95134 (US) (For All Designated States Except US).
VENKATA, Ramanand [IN/US]; (US) (For All Designated States Except US).
PATEL, Rakesh H. [US/US]; (US) (For US Only).
LEE, Chong H. [US/US]; (US) (For US Only)
Inventors: PATEL, Rakesh H.; (US).
LEE, Chong H.; (US)
Agent: INGERMAN, Jeffrey H.; FISH & NEAVE IP GROUP, ROPES & GRAY LLP, 1211 Avenue of the Americas, New York, New York 10036-8704 (US)
Priority Data:
60/753,450 22.12.2005 US
11/539,006 05.10.2006 US
Abstract: front page image
(EN)In a programmable logic device, some or all of the parallel interconnect resources (24) are replaced by serial interconnect resources (25) within the device. Some or all of the functional blocks (21, 22, 23) on the device are supplemented with serial interfaces (30) . Although this makes the functional blocks more complex, it allows a significant reduction in the area consumed by interconnect resources. This translates into a significant reduction in device power consumption. The serial interfaces (30) may operate synchronously from a global device clock (such as a PLL) . In some cases, serial interfaces (30) that are provided in the input/output blocks (23) for external signalling can be omitted because the serial interfaces in the functional blocks can take over the external serial interface function as well, although in those cases the serial interfaces in the functional blocks (23) would have to be more complex because they would have to be able to operate asynchronously with external devices .
(FR)Selon l'invention, dans un dispositif logique programmable, quelques ou toutes les ressources d'interconnexion parallèle sont remplacées par des ressources d'interconnexion série à l'intérieur du dispositif. Quelques blocs fonctionnels ou leur totalité sur le dispositif sont alimentés par des interfaces sérielles, ce qui rend les blocs fonctionnels plus complexes, ceci permettant une réduction significative de la zone occupée par les ressources d'interconnexion. Cela permet également une réduction significative de la consommation en énergie dans le dispositif. Les interfaces sérielles peuvent fonctionner de manière synchrone à partir d'une horloge globale, telle qu'une boucle à phase asservie. Dans certains cas, les interfaces sérielles dotées de blocs d'entrée / de sortie, utilisés pour une signalisation extérieure, peuvent être évitées, dans la mesure où les interfaces sérielles dans les blocs fonctionnels peuvent prendre le relais de la fonction des interfaces sérielles externes, alors que dans ces cas là, les interfaces sérielles dans les blocs fonctionnels devraient être plus complexes pour être capables de fonctionner de manière asynchrone avec les dispositifs externes.
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)