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1. (WO2007022446) ELECTRONIC DEVICE HAVING AN INTERFACE SUPPORTED TESTING MODE
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2007/022446    International Application No.:    PCT/US2006/032416
Publication Date: 22.02.2007 International Filing Date: 17.08.2006
IPC:
G01R 31/26 (2006.01)
Applicants: INAPAC TECHNOLOGY, INC. [US/US]; 2290 North First Street, Suite 201, San Jose, California 95131 (US) (For All Designated States Except US).
ONG, Adrian [US/US]; (US) (For US Only)
Inventors: ONG, Adrian; (US)
Agent: COLBY, Steven; Carr & Ferrell LLP, 2200 Geng Road, Palo Alto, California 94303 (US)
Priority Data:
11/207,665 18.08.2005 US
Title (EN) ELECTRONIC DEVICE HAVING AN INTERFACE SUPPORTED TESTING MODE
(FR) DISPOSITIF ELECTRONIQUE A MODE D'ESSAI SUPPORTE PAR UNE INTERFACE
Abstract: front page image
(EN)A system is provided for testing a first integrated circuit chip associated with at least a second integrated circuit chip in a semiconductor device, wherein at least some external terminals for the semiconductor device are to be shared by the first and second integrated circuit chips, and wherein the first integrated circuit chip is designed for normal operation and a test mode. The system includes a plurality of multiplexer circuits. Each multiplexer circuit is operable to receive a respective signal from the second integrated circuit chip when the first integrated circuit chip is in normal operation. Each multiplexer circuit is further operable to receive a respective signal from either the second integrated circuit chip or an associated external terminal when the first integrated circuit chip is in test mode. An external terminal of the semiconductor device operable to receive a signal for causing the first integrated circuit chip to transition between normal operation and the test mode.
(FR)L'invention concerne un système qui permet de tester un premier microcircuit intégré associé à au moins un deuxième microcircuit intégré dans un dispositif à semi-conducteurs, selon lequel au moins certaines bornes externes pour ledit dispositif à semi-conducteurs doivent être partagées par les premier et deuxième microcircuits intégrés, le premier microcircuit intégré étant conçu pour être utilisé en fonctionnement normal et en mode d'essai. Le système de l'invention comprend une pluralité de circuits de multiplexage. Chaque circuit de multiplexage est conçu pour recevoir un signal respectif provenant du deuxième microcircuit intégré lorsque le premier microcircuit intégré est en mode de fonctionnement normal. Chaque circuit de multiplexage est également conçu pour recevoir un signal respectif provenant du deuxième microcircuit intégré ou d'une borne extérieure associée lorsque le premier microcircuit intégré est en mode d'essai. Une borne extérieure du dispositif à semi-conducteurs est conçue pour recevoir un signal permettant d'amener le premier microcircuit intégré à passer du mode de fonctionnement normal au mode d'essai.
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)