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1. (WO2007021390) ESD PROTECTION STRUCTURE USING CONTACT-VIA CHAINS AS BALLAST RESISTORS
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2007/021390    International Application No.:    PCT/US2006/026177
Publication Date: 22.02.2007 International Filing Date: 05.07.2006
IPC:
H02H 9/00 (2006.01)
Applicants: SKYWORKS SOLUTIONS, INC. [US/US]; 5221 California Ave., Irvine, CA 92617 (US) (For All Designated States Except US).
ZHANG, Jiong [CN/US]; (US) (For US Only).
CHENG, Yuhua [US/US]; (US) (For US Only)
Inventors: ZHANG, Jiong; (US).
CHENG, Yuhua; (US)
Agent: FARJAMI, Michael; FARJAMI & FARJAMI LLP, 26522 La Alameda Avenue, Suite 360, Mission Viejo, CA 92691 (US)
Priority Data:
11/201,638 10.08.2005 US
Title (EN) ESD PROTECTION STRUCTURE USING CONTACT-VIA CHAINS AS BALLAST RESISTORS
(FR) STRUCTURE DE PROTECTION CONTRE LA DECHARGE ELECTROSTATIQUE COMPRENANT DES CHAINES DE TROUS D'INTERCONNEXION EN TANT QUE RESISTANCES DE STABILISATION
Abstract: front page image
(EN)An ESD protection structure (108) situated in a semiconductor die includes a FET (120) including a gate (128) and first and second active regions (134, 136), where the gate includes at least one gate finger (130, 132), and where the at least one gate finger is situated between the first and second active regions. The ESD protection structure further includes at least one contact-via chain (122, 124, 126) connected to the first active region, where the at least one contact-via chain includes a contact (146, 148, 150) connected to a via (152, 154, 156). The contact-via chain forms a ballast resistor for increased ESD current distribution uniformity. The contact is connected to the via by a first metal segment (140, 142, 144) situated in a first interconnect metal layer of a die. The contact-via chain is connected between the first active region and a second metal segment (114) situated in a second interconnect metal layer of the die.
(FR)Une des formes de réalisation de cette invention comprend une structure (108) de protection contre la décharge électrostatique placée dans une puce à semi-conducteur. Cette structure comprend un transistor à effet de champ (FET) (120) qui comprend une grille (128), ainsi qu'une première et une seconde zone active (134,136), la grille (128) comprenant au moins une branche (130,132), la ou les branches (130,132) de grille étant disposées entre la première et la seconde zone active (134,136). Cette structure (108) de protection contre la décharge électrostatique comprend en outre au moins une chaîne (122,124,126) de trous d'interconnexion couplée à la première zone active (134), cette où ces chaînes (122,124,126) de trous d'interconnexion comprenant un contact (146,148,150) couplé à un trou (152,154,156). La où les chaînes (122,124,126) de trous d'interconnexion forment une résistance de stabilisation assurant une répartition plus uniforme du courant de décharge électrostatique. Le contact (146,148,150) est couplé au trou (152,154,156) par un premier segment métallique (140,142,144) placé dans une première couche d'interconnexion métallique d'une puce. La ou les chaînes (122,124,126) sont connectées entre la première zone active (134) et un second segment métallique (114) placé dans une seconde couche d'interconnexion métallique de la puce.
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)