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1. (WO2007020709) SEMICONDUCTOR DEVICE
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2007/020709    International Application No.:    PCT/JP2005/015153
Publication Date: 22.02.2007 International Filing Date: 19.08.2005
IPC:
H04L 25/02 (2006.01), H03K 19/0175 (2006.01)
Applicants: FUJITSU LIMITED [JP/JP]; 1-1, Kamikodanaka 4-chome Nakahara-ku, Kawasaki-shi Kanagawa 2118588 (JP) (For All Designated States Except US).
NAKAMOTO, Junko [JP/JP]; (JP) (For US Only).
NAKA, Naoaki [JP/JP]; (JP) (For US Only)
Inventors: NAKAMOTO, Junko; (JP).
NAKA, Naoaki; (JP)
Agent: KOKUBUN, Takayoshi; 5th Floor, Ikebukuro TG Homest Building 17-8, Higashi-Ikebukuro 1-chome Toshima-ku Tokyo 1700013 (JP)
Priority Data:
Title (EN) SEMICONDUCTOR DEVICE
(FR) DISPOSITIF SEMI-CONDUCTEUR
(JA) 半導体装置
Abstract: front page image
(EN)A first resistor is connected between a positive logic input terminal of an operational amplifier and a first potential. A second resistor is connected between a negative logic input of the operational amplifier and a second potential. A third resistor is connected between one of a pair of signal input terminals and the positive logic input terminal. A fourth resistor is connected between the other signal input terminal and the negative logic input terminal of the operational amplifier. A terminating resistor is connected between the paired signal input terminals. When the input is open, the potential difference between the ends of a circuit composed of the third resistor connected in series between the input terminals of the operational amplifier, the terminating resistor, and the fourth resistor is applied between the input terminals of the operational amplifier. With this, a stable potential difference is caused between the input terminals with a small consumption current compared to the prior art, and a stable output is obtained.
(FR)Selon la présente invention, une première résistance est connectée entre une borne d’entrée logique positive d’un amplificateur opérationnel et un premier potentiel. Une deuxième résistance est connectée entre une entrée logique négative de l’amplificateur opérationnel et un second potentiel. Une troisième résistance est connectée entre une des deux bornes d’entrée de signal et la borne d’entrée logique positive. Une quatrième résistance est connectée entre l’autre borne d’entrée de signal et la borne d’entrée logique négative de l’amplificateur opérationnel. Une résistance de terminaison est connectée entre les bornes d’entrée de signal appariées. Lorsque l’entrée est ouverte, la différence de potentiel entre les extrémités d’un circuit composé de la troisième résistance connectée en série entre les bornes d’entrée de l’amplificateur opérationnel, la résistance de terminaison et la quatrième résistance est appliquée entre les bornes d’entrée de l’amplificateur opérationnel. Avec ceci, une différence de potentiel stable est engendrée entre les bornes d’entrée avec une faible consommation de courant par rapport à l’art antérieur et une sortie stable est obtenue.
(JA) オペアンプの正論理入力端子と第1の電位の間に第1の抵抗を接続し、オペアンプの負論理入力端子と第2の電位の間に第2の抵抗を接続し、1対の信号入力端子の一方とオペアンプの正論理入力端子の間に第3の抵抗を接続し、1対の信号入力端子の他方とオペアンプの負論理入力端子の間に第4の抵抗を接続し、1対の信号入力端子間に終端抵抗を接続して、入力がオープン状態になった場合には、オペアンプの入力端子間に直列接続された第3の抵抗と終端抵抗と第4の抵抗とからなる回路の両端の電位差がオペアンプの入力端子間に与えられるようにして、従来と比較して小さい消費電流で入力端子間に安定した電位差を生じさせ、安定した出力が得られるようにする。
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)