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1. (WO2007020391) ELECTRONIC CIRCUIT DESIGN
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2007/020391    International Application No.:    PCT/GB2006/002994
Publication Date: 22.02.2007 International Filing Date: 11.08.2006
IPC:
G06F 17/50 (2006.01)
Applicants: UNIVERSITY OF SUSSEX [GB/GB]; Sussex House, Falmer, Brigthton BN1 9RH (GB) (For All Designated States Except US).
THOMPSON, Adrian, Dominic [GB/GB]; (GB) (For US Only)
Inventors: THOMPSON, Adrian, Dominic; (GB)
Agent: FRANK B. DEHN & CO.; St Bride' s House, 10 Salisbury Square, London EC4Y 8JD (GB)
Priority Data:
0516634.3 12.08.2005 GB
Title (EN) ELECTRONIC CIRCUIT DESIGN
(FR) CONCEPTION DE CIRCUITS ÉLECTRONIQUES
Abstract: front page image
(EN)A system for optimising electronic circuits to be designed has two parts or phases, a training phase 10 in which optimisation scenarios for selected electronic circuits are derived using an evolutionary algorithm, and an operation phase 11, in which the derived optimisation scenarios are used to optimise new electronic circuits to be designed. The training phase 10 uses an evolutionary algorithm to produce a specialised and relatively fast optimisation scenario for each of a plurality of input circuits or groups of circuits (step 13). One or more of the evolved specialist optimisation scenarios are then selected to form a suite of optimisation scenarios (step 15) for use to optimise new circuits to be designed. In the operation phase 11, a new circuit to be optimised is input at step 18, and a plurality of optimisation scenarios from the suite of optimisation scenarios 15 is then used to try to optimise the new circuit (step 19). The best optimisation result is taken as the optimisation for the circuit (step 20).
(FR)L'invention concerne un système permettant d'optimiser des circuits électroniques conçus, qui comporte deux parties ou phases: une phase d'apprentissage (10) au cours de laquelle des scénarios d'optimisation de circuits électroniques sélectionnés sont calculés à l'aide d'un algorithme évolutif; et une phase d'exploitation (11) au cours de laquelle les scénarios d'optimisation calculés sont utilisés pour optimiser les nouveaux circuits électroniques conçus. La phase d'apprentissage (10) utilise un algorithme évolutif pour produire un scénario d'optimisation spécialisé et un scénario d'optimisation relativement rapide pour chacun de la pluralité des circuits ou groupes de circuits d'entrée (étape 13). Un ou plusieurs des scénarios d'optimisation spécialisés évolutifs est/sont ensuite sélectionné(s) pour former une série de scénarios d'optimisation (étape 15) destinés à optimiser les nouveaux circuits conçus. Pendant la phase d'exploitation (11), un nouveau circuit à optimiser est introduit à l'étape 18, et une pluralité de scénarios d'optimisation provenant de la série des scénarios d'optimisation (15) sont ensuite utilisés pour essayer d'optimiser le nouveau circuit (étape 19). Le meilleur résultat d'optimisation sert d'optimisation pour ce circuit (étape 20).
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)