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1. (WO2007018821) DUAL-GATE DEVICE AND METHOD
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2007/018821    International Application No.:    PCT/US2006/025438
Publication Date: 15.02.2007 International Filing Date: 29.06.2006
IPC:
H01L 21/336 (2006.01), H01L 29/10 (2006.01), H01L 29/76 (2006.01), H01L 29/788 (2006.01)
Applicants: WALKER, Andrew, J. [US/US]; (US)
Inventors: WALKER, Andrew, J.; (US)
Agent: KWOK, Edward, C.; MacPherson Kwok Chen & Heid LLP, 2033 Gateway Place, Suite 400, San Jose, CA 95110 (US)
Priority Data:
11/197,462 03.08.2005 US
Title (EN) DUAL-GATE DEVICE AND METHOD
(FR) DISPOSITIF A DOUBLE PORTE ET PROCEDE
Abstract: front page image
(EN)A memory circuit having dual-gate memory cells and a method for fabricating such a memory circuit are disclosed. The dual-gate memory cells each include a memory device and an access device sharing a semiconductor layer, with their respective channel regions provided on different surfaces of the semiconductor layer. The semiconductor layer has a thickness, such that when a pass voltage is applied to the gate electrode of the access device, the access device and the memory device remains isolated, such that the charge stored in the memory device is unaffected by the pass voltage. The pass voltage is determined from a range of voltages, when applied to the access device, has no effect on the threshold voltage of the memory device. The dual-gate memory cells can be used as building blocks for a non-volatile memory array, such as a memory array formed by NAND-strings. In such an array, during programming of a nearby memory device in a NAND string, in NAND-strings not to be programmed, if inversion regions are allowed to be formed in the semiconductor layer, or if the semiconductor layer is allowed to electrically float, electrical interaction exists between the access devices and the memory devices to inhibit programming of the memory devices.
(FR)L'invention concerne un circuit de mémoire comportant des cellules de mémoire à double porte ainsi qu'un procédé de fabrication d'un tel circuit de mémoire. Les cellules de mémoire à double porte comprennent chacune un dispositif mémoire ainsi qu'un dispositif d'accès partageant une couche à semi-conducteur, leurs régions de canaux respectives étant ménagées sur différentes surfaces de la couche à semi-conducteur. La couche à semi-conducteur présente une épaisseur telle que, lorsqu'une tension de passage est appliquée à l'électrode de grille du dispositif d'accès, le dispositif d'accès et le dispositif mémoire restent isolés, de sorte que la charge emmagasinée dans le dispositif mémoire n'est pas affectée par la tension passante. La tension passante est déterminée à partir d'une gamme de tensions, lorsqu'elle est appliquée au dispositif d'accès, elle ne présente aucun effet sur la tension de seuil du dispositif mémoire. Les cellules mémoire à double porte peuvent être utilisées comme blocs de construction d'une matrice mémoire rémanente telle qu'une matrice mémoire constituée de chaînes NON-ET. Dans une telle matrice, lors de la programmation d'un dispositif mémoire proche dans une chaîne NON-ET, dans des chaînes NON-ET qui ne sont pas à programmer, si des régions d'inversion peuvent se former dans la couche à semi-conducteur, ou si la couche à semi-conducteur peut flotter électriquement, il existe une interaction électrique entre les dispositifs d'accès et les dispositifs mémoire afin d'empêcher la programmation des dispositifs mémoire.
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)