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1. (WO2007015191) DELAY-LOCKED LOOP
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2007/015191    International Application No.:    PCT/IB2006/052550
Publication Date: 08.02.2007 International Filing Date: 25.07.2006
IPC:
H03L 7/081 (2006.01)
Applicants: NXP B.V. [NL/NL]; High Tech Campus 60, NL-5656 AG Eindhoven (NL) (For All Designated States Except US).
PETKOV, Pavel [BG/DE]; (DE) (For US Only).
CONDER, Jim [GB/DE]; (DE) (For US Only).
GERFERS, Friedel [DE/DE]; (DE) (For US Only)
Inventors: PETKOV, Pavel; (DE).
CONDER, Jim; (DE).
GERFERS, Friedel; (DE)
Agent: VOLMER, Georg; Philips Intellectual Property & Standards GmbH, Weisshausstr. 2, 52066 Aachen (DE)
Priority Data:
05107151.2 03.08.2005 EP
Title (EN) DELAY-LOCKED LOOP
(FR) BOUCLE A RETARD DE PHASE
Abstract: front page image
(EN)The delay-locked-loop (100) comprises at least two delay elements, of which a first delay element (10) has a positive delay line and an input for receiving a clock, and of which a second delay element (11) has a negative delay line and an input for receiving a clock, a clock selector (13) for selecting the clock from one of the two delay lines, a phase detector (14) with an input for receiving data and for comparing the phase of the data to that of the selected clock, and a control block (12) which produces control signals for controlling the two delay lines such that they react in opposite directions to a signal from the phase detector (14). Such a delay-locked-loop suitable for accurate clock generation in plesio-sinchronous communication systems.
(FR)La boucle à retard de phase (100) de la présente invention comporte au moins deux circuits à retard. La ligne à retard (10) du premier circuit, qui est positive, comporte une entrée recevant un signal de synchronisation, celle (11) du second circuit, négative, comportant également une entrée recevant un signal de synchronisation. Un sélecteur (13) assure l'aiguillage sur l'une des deux lignes à retard. Un comparateur (14) recevant en entrée des données assure une comparaison de la phase des données à celle du signal de synchronisation sélectionné. Enfin, une logique de commande (12) produit des signaux de commande permettant de commander les deux lignes à retard de façon qu'elles réagissent en sens inverses à un signal provenant du comparateur (14). Une telle boucle à retard de phase convient particulièrement lorsqu'on a besoin d'une synchronisation précise dans des systèmes de communication plesiosynchrones.
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)