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1. (WO2007013491) MEMORY CONTROL METHOD AND MEMORY SYSTEM
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2007/013491    International Application No.:    PCT/JP2006/314735
Publication Date: 01.02.2007 International Filing Date: 26.07.2006
Chapter 2 Demand Filed:    18.05.2007    
IPC:
G11C 11/401 (2006.01), G11C 11/407 (2006.01)
Applicants: INTERNATIONAL BUSINESS MACHINES CORPORATION [US/US]; New Orchard Road, Armonk, New York 10504 (US) (For All Designated States Except US).
SUNAGA, toshio [JP/JP]; (JP) (For US Only).
FUJITA, norio [JP/JP]; (JP) (For US Only)
Inventors: SUNAGA, toshio; (JP).
FUJITA, norio; (JP)
Agent: UENO, Takeshi; c/o Yamato site IBM Japan Ltd., 1623-14 1623-14, Shimotsuruma, Yamato-shi Kanagawa2428502 (JP)
Priority Data:
2005-220445 29.07.2005 JP
Title (EN) MEMORY CONTROL METHOD AND MEMORY SYSTEM
(FR) PROCÉDÉ DE CONTRÔLE DE MÉMOIRE ET SYSTÈME DE MÉMOIRE
(JA) メモリの制御方法、メモリ・システム
Abstract: front page image
(EN)[PROBLEMS] To shorten an access cycle time and improve data rate for data input/output (I/O), in a memory to which single-write can be performed. [MEANS FOR SOLVING PROBLEMS] The memory is provided with a latch circuit for latching a read address and a write address inputted from an address input; an address selecting circuit for selecting either the read address or the write address latched by the latch circuit as an access address; a read latch circuit for latching read data read by a memory cell array; a write latch circuit for latching write data inputted from the data input/output; and a control circuit for controlling the access address selected by the address selecting circuit by receiving a command inputted from a command input. Furthermore, the memory is provided with a control circuit for controlling timing for writing in a memory cell wherein the write data latched by the write latch circuit is activated.
(FR)Le problème à résoudre dans le cadre de la présente invention est de raccourcir le temps de cycle d’accès et d’améliorer le taux de données pour l'entrée/sortie de données (E/S) dans une mémoire dans laquelle une écriture unique peut être réalisée. Le moyen de résoudre le problème consiste à utiliser une mémoire dotée d’un circuit de verrou pour verrouiller une adresse en lecture et une adresse en écriture depuis une saisie d’adresse, d’un circuit de sélection d’adresse pour sélectionner comme adresse d’accès soit l'adresse en lecture, soit l'adresse en écriture verrouillée par le circuit de verrou, d’un circuit de verrou de lecture pour verrouiller les données de lecture lues par un réseau de cellules mémoire, d’un circuit de verrou d’écriture pour verrouiller les données d’écriture saisies depuis l’entrée/sortie de données, ainsi que d’un circuit de contrôle pour contrôler l'adresse d'accès sélectionnée par le circuit de sélection d'adresse en recevant une commande entrée par une entrée de commande. De plus, la mémoire comprend un circuit de contrôle pour contrôler le minutage de l’écriture dans une cellule mémoire dans laquelle les données d’écriture verrouillées par le circuit de verrou d'écriture sont activées.
(JA)not available
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)