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1. (WO2007011438) METHOD AND STRUCTURE FOR REDUCTION OF SOFT ERROR RATES IN INTEGRATED CIRCUITS
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2007/011438    International Application No.:    PCT/US2006/013173
Publication Date: 25.01.2007 International Filing Date: 07.04.2006
IPC:
H01L 21/44 (2006.01)
Applicants: INTERNATIONAL BUSINESS MACHINES CORPORATION [US/US]; New Orchard Road, Armonk, NY 10504 (US) (For All Designated States Except US).
CABRAL, Cyril, Jr. [US/US]; (US) (For US Only).
GORDON, Michael, S. [US/US]; (US) (For US Only).
RODBELL, Kenneth, P. [US/US]; (US) (For US Only)
Inventors: CABRAL, Cyril, Jr.; (US).
GORDON, Michael, S.; (US).
RODBELL, Kenneth, P.; (US)
Agent: OLSEN, Arlen, L.; SCHMEISER, OLSEN & WATTS, 22 Century Hill Drive, Suite 302, Latham, NY 12110 (US)
Priority Data:
11/183,647 18.07.2005 US
Title (EN) METHOD AND STRUCTURE FOR REDUCTION OF SOFT ERROR RATES IN INTEGRATED CIRCUITS
(FR) PROCEDE ET STRUCTURE POUR LA REDUCTION DE TAUX D'ERREURS INTERMITTENTES DANS DES CIRCUITS INTEGRES
Abstract: front page image
(EN)A structure and a method for reduction of soft error rates in integrated circuits. The structure including: a semiconductor substrate; and a stack of one or more wiring levels stacked from a lowermost wiring level to an uppermost wiring level, the lowermost wiring level nearer the semiconductor substrate than the uppermost wiring level; and an alpha particle blocking layer on a top surface of the uppermost wiring level of the one or more wiring levels, the blocking layer comprising metal wires and a dielectric material, the blocking layer having a combination of a thickness of the blocking layer and a volume percent of metal wires in the blocking layer sufficient to stop a predetermined percentage of alpha particles of a selected energy or less striking the blocking layer from penetrating into the stack of one or more wiring levels or the substrate.
(FR)L'invention concerne une structure et un procédé pour la réduction de taux d'erreurs intermittentes dans des circuits intégrés. La structure de l'invention comprend : un substrat semi-conducteur ; une pile d'un ou de plusieurs niveaux de câblage empilés d'un niveau de câblage inférieur à un niveau de câblage supérieur, le niveau de câblage inférieur étant plus proche du substrat semi-conducteur que le niveau de câblage supérieur ; et une couche d'arrêt de particules alpha située sur une surface supérieure du niveau de câblage supérieur du ou des niveaux de câblage, ladite couche d'arrêt comprenant des fils métalliques et un matériau diélectrique. Une combinaison d'épaisseur de la couche d'arrêt et d'un pourcentage volumique de fils métalliques dans celle-ci permet de bloquer un pourcentage déterminé de particules alpha d'énergie sélectionnée ou de réduire l'impact des particules sur ladite couche et d'empêcher ces dernières de pénétrer dans la pile du ou des niveaux de câblage ou dans le substrat.
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)