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1. (WO2007010801) STEP-UP/DOWN SWITCHING REGULATOR, ITS CONTROL CIRCUIT, AND ELECTRONIC APPARATUS USING SAME
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2007/010801    International Application No.:    PCT/JP2006/313881
Publication Date: 25.01.2007 International Filing Date: 12.07.2006
IPC:
H02M 3/155 (2006.01)
Applicants: ROHM CO., LTD. [JP/JP]; 21, Saiin Mizosaki-Cho, Ukyo-ku, Kyoto-shi, Kyoto 6158585 (JP) (For All Designated States Except US).
KARASAWA, Shinya [JP/JP]; (JP) (For US Only)
Inventors: KARASAWA, Shinya; (JP)
Agent: MORISHITA, Sakaki; 2-11-12, Ebisu-Nishi Shibuya-ku, Tokyo 1500021 (JP)
Priority Data:
2005-206607 15.07.2005 JP
Title (EN) STEP-UP/DOWN SWITCHING REGULATOR, ITS CONTROL CIRCUIT, AND ELECTRONIC APPARATUS USING SAME
(FR) RÉGULATEUR À DÉCOUPAGE ÉLÉVATEUR/ABAISSEUR, SON CIRCUIT DE COMMANDE ET APPAREIL ÉLECTRONIQUE LES UTILISANT
(JA) 昇圧型、降圧型スイッチングレギュレータおよびその制御回路ならびにそれを用いた電子機器
Abstract: front page image
(EN)A switching regulator of synchronous rectifying type capable of blocking the current flowing when voltage step-up/down operation is stopped without providing any DC current preventive transistor. An input voltage Vin is supplied to a first terminal (102) of a control circuit (100) through an inductor (L1) connected to the outside. An output capacitor (Co) is connected to a second terminal (104). A switching transistor (SW1) is disposed between the first terminal (102) and the ground, and a synchronous rectifying transistor (SW2) is disposed between the first and second terminals (102, 104). A first transistor (M1) is disposed between the back gate of a synchronous rectifying transistor (M2) and the first terminal (102), and the second transistor (M2) is disposed between the back gate and the second terminal (104). A switching control section (12) keeps the first and second transistors (M1, M2) off during a step-up stop period and keeps the first transistor (M1) off and the second transistor (M2) on during a step-up period.
(FR)La présente invention concerne un régulateur à découpage de type redresseur synchrone qui permet de bloquer le courant circulant lorsqu'une opération d'élévation/d'abaissement de tension est interrompue, sans transistor de protection contre le courant continu. Une tension d'entrée Vin alimente un premier terminal (102) d'un circuit de commande (100) via un inducteur (L1) relié à l'extérieur. Un condensateur de sortie (Co) est connecté à un second terminal (104). Un transistor de commutation (SW1) est disposé entre le premier terminal (102) et la terre, tandis qu'un transistor de redressement synchrone (SW2) est disposé entre le premier et le second terminal (102, 104). Un premier transistor (M1) est placé entre la grille arrière d'un transistor de redressement synchrone (M2) et le premier terminal (102), tandis que le second transistor (M2) se trouve entre la grille arrière et le second terminal (104). Une unité de commande de commutation (12) maintient le premier et le second transistor (M1, M2) à l'arrêt durant une période d'interruption d'élévation et assure l'arrêt du premier transistor (M1) et la marche du second transistor (M2) durant une période d'élévation.
(JA) 直流防止用トランジスタを設けずに昇降圧動作の停止時に流れる電流を遮断可能な同期整流方式のスイッチングレギュレータが提供される。  制御回路100の第1端子102には、外部に接続されるインダクタL1を介して入力電圧Vinが供給され、第2端子104には、出力キャパシタCoが接続される。スイッチングトランジスタSW1は、第1端子102と接地間に設けられ、同期整流用トランジスタSW2は、第1端子102と第2端子104間に設けられる。第1トランジスタM1は、同期整流用トランジスタM2のバックゲートと第1端子102間に、第2トランジスタM2は、バックゲートと第2端子104間に設けられる。スイッチ制御部12は、昇圧停止期間に、第1トランジスタM1および第2トランジスタM2をオフし、昇圧動作期間において第1トランジスタM1をオフし、第2トランジスタM2をオンする。
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HN, HR, HU, ID, IL, IN, IS, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)