WIPO logo
Mobile | Deutsch | Español | Français | 日本語 | 한국어 | Português | Русский | 中文 | العربية |
PATENTSCOPE

Search International and National Patent Collections
World Intellectual Property Organization
Search
 
Browse
 
Translate
 
Options
 
News
 
Login
 
Help
 
Machine translation
1. (WO2007010793) SEMICONDUCTOR LIGHT-EMITTING DEVICE AND BOARD MOUNTED WITH SEMICONDUCTOR LIGHT EMITTING DEVICE
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2007/010793    International Application No.:    PCT/JP2006/313851
Publication Date: 25.01.2007 International Filing Date: 12.07.2006
IPC:
H01L 33/08 (2010.01), H01L 33/62 (2010.01), H01L 33/38 (2010.01)
Applicants: MATSUSHITA ELECTRIC INDUSTRIAL CO., LTD. [JP/JP]; 1006, Oaza Kadoma, Kadoma-shi, Osaka 5718501 (JP) (For All Designated States Except US).
HIGASHI, Kazushi; (For US Only).
ISHITANI, Shinji; (For US Only)
Inventors: HIGASHI, Kazushi; .
ISHITANI, Shinji;
Agent: KAWAMIYA, Osamu; AOYAMA & PARTNERS IMP Building 3-7, Shiromi 1-chome Chuo-ku, Osaka-shi Osaka 540-0001 (JP)
Priority Data:
2005-206421 15.07.2005 JP
Title (EN) SEMICONDUCTOR LIGHT-EMITTING DEVICE AND BOARD MOUNTED WITH SEMICONDUCTOR LIGHT EMITTING DEVICE
(FR) DISPOSITIF ÉLECTROLUMINESCENT À SEMI-CONDUCTEUR ET CARTE ÉQUIPÉE DUDIT DISPOSITIF
(JA) 半導体発光素子及び半導体発光素子実装済み基板
Abstract: front page image
(EN)A semiconductor light-emitting device has a plurality of bumps comprising a single n-bump formed on an n-electrode layer and multiple p-bumps formed on a p-electrode layer. The n-bump is disposed at the center of an array of the bumps where stress after mounting of the semiconductor light-emitting device may be produced with the lowest probability, thereby preventing joint failures after the mounting from occurring at the n-bump the number of which is smaller than that of the p-bumps. In a large-sized semiconductor light-emitting device, such a structure of the bump array can enhance the mounting reliability while improving the uniformity of the emission intensity.
(FR)La présente invention concerne un dispositif électroluminescent à semi-conducteur comprenant une pluralité de bosses et notamment une bosse n unique formée sur une couche d'électrode n et plusieurs bosses p formées sur une couche d'électrode p. La bosse n est disposée au centre d'un réseau formé par les bosses, à l'emplacement qui est le moins susceptible de subir une contrainte après le montage du dispositif électroluminescent à semi-conducteur. Ceci évite l'apparition de défaillances aux points d'épissure après le montage sur la bosse n, présente en nombre inférieur aux bosses p. Dans un dispositif électroluminescent à semi-conducteur de taille importante, ce type d'organisation du réseau de bosses accroît la fiabilité du montage tout en améliorant l'uniformité de l'intensité d'émission.
(JA) n電極層上に形成された1個のnバンプと、p電極層上に形成された多数個のpバンプの複数個のバンプを配列させて備える半導体発光素子において、実装後の応力が最も生じ難いバンプ配列の中心にnバンプを配置することにより、pバンプに比してその個数が少ないnバンプにおける実装後の接合不良の発生を抑制することができる。このようなバンプ配列構成を採用することで、大型化された半導体発光素子において、発光強度の均一性を向上させながら、その実装における信頼性を高めることができる。
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)