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1. (WO2007008745) NEGATIVE VOLTAGE DISCHARGE SCHEME TO IMPROVE SNAPBACK IN A NON-VOLATILE MEMORY
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2007/008745    International Application No.:    PCT/US2006/026655
Publication Date: 18.01.2007 International Filing Date: 07.07.2006
IPC:
G11C 5/14 (2006.01), G11C 16/14 (2006.01)
Applicants: MICRON TECHNOLOGY, INC. [US/US]; 8000 S. Federal Way, Boise, ID 83707-0006 (US) (For All Designated States Except US).
PATEL, Vipul [US/US]; (US) (For US Only).
QUALANDRI, Stephen [US/US]; (US) (For US Only)
Inventors: PATEL, Vipul; (US).
QUALANDRI, Stephen; (US)
Agent: D'AMICO, Thomas, J.; Dickstein Shapiro LLP, 1825 Eye Street Nw, Washington, DC 20006-5403 (US)
Priority Data:
11/178,683 12.07.2005 US
Title (EN) NEGATIVE VOLTAGE DISCHARGE SCHEME TO IMPROVE SNAPBACK IN A NON-VOLATILE MEMORY
(FR) PROGRAMME DE DECHARGE DE TENSION NEGATIVE POUR AMELIORER LE RETOUR DANS UNE MEMOIRE REMANENTE
Abstract: front page image
(EN)Charge pump and discharge circuitry (450) for a non-volatile memory- device that splits up the discharge operation into two discharge periods. In a first discharge period, the voltage (VH) being discharged (e.g., erase voltage) is discharged through a pair of discharge transistors (288, 420) until the discharging voltage (VN) reaches a first voltage level. The path through the pair of discharge transistors (288, 420) is controlled by an intermediate control voltage (ndiv) so that none of the transistors (288, 420) of the pair enter the snapback condition. In the second discharge period, the remaining discharging voltage is fully discharged from the first level through a third discharge transistor (410).
(FR)L'invention concerne une pompe à charge et des circuits de décharge (450) d'un dispositif de mémoire rémanente qui divise l'opération de décharge en deux périodes de décharge. Dans une première période de décharge, la tension en décharge (VH) (par exemple, tension d'effacement) est déchargée par le biais d'une paire de transistors (288, 420) de décharge jusqu'à ce que la tension de décharge (VN) atteigne un premier niveau de tension. Le chemin traversant la paire de transistors (288 420) de décharge est régulé par une tension de commande intermédiaire (ndiv), ainsi, aucun des deux transistors (288, 420) n'entre en état de retour à zéro. Dans la seconde période de décharge, la tension de décharge restante est entièrement déchargée à partir du premier niveau par le biais d'un troisième transistor (410) de décharge.
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)