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1. (WO2007008044) SERIES SAMPLING CAPACITOR AND ANALOG-TO-DIGITAL CONVERTER USING THE SAME
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2007/008044    International Application No.:    PCT/KR2006/002767
Publication Date: 18.01.2007 International Filing Date: 14.07.2006
IPC:
H03M 1/54 (2006.01)
Applicants: FCI inc [KR/KR]; 11F, KINS Tower, 25-1 Jeongja-dong, Bundang-gu, Seongnam-si, Gyeonggi-do 463-811 (KR) (For All Designated States Except US).
CHO, Seonghwan [KR/KR]; (KR) (For US Only).
OCK, Sungmin [KR/KR]; (KR) (For US Only).
LEE, Sang Hoon [KR/KR]; (KR) (For US Only).
LEE, Joonsuk [KR/KR]; (KR) (For US Only)
Inventors: CHO, Seonghwan; (KR).
OCK, Sungmin; (KR).
LEE, Sang Hoon; (KR).
LEE, Joonsuk; (KR)
Agent: LEE, Cheol Hee; 2F, Woo Kyeong Bldg., 156-13, Samseong-dong, Kangnam-ku, Seoul 135-090 (KR)
Priority Data:
10-2005-0063596 14.07.2005 KR
Title (EN) SERIES SAMPLING CAPACITOR AND ANALOG-TO-DIGITAL CONVERTER USING THE SAME
(FR) CONDENSATEUR D'ECHANTILLONNAGE EN SERIE ET CONVERTISSEUR ANALOGIQUE-NUMERIQUE UTILISANT CELUI-CI
Abstract: front page image
(EN)Provided are a structure of a series sampling capacitor, which reduces impedance of a series sampling capacitor and prevents erroneous operations of an analog-to-digital converter, and an analog-to-digital converter using the same. The structure includes: two capacitors connected in series; and a transistor which functions as a switch and is connected between a center node of the two capacitors connected in series and a common mode voltage, wherein a reset clock operates immediately before the two capacitors connected in series initially perform sampling, so that voltage at the center node can be reset based on the common mode voltage. Accordingly, erroneous operations of an analog-to-digital converter can be prevented by lowering impedance of a series sampling capacitor.
(FR)L'invention concerne une structure d'un condensateur d'échantillonnage en série réduisant l'impédance de celui-ci et empêchant des opérations erronées d'un convertisseur analogique-numérique et un convertisseur analogique-numérique mettant en oeuvre celle-ci. La structure comprend: deux condensateurs connectés en série; et un transistor fonctionnant comme un commutateur et connecté entre un noeud central des deux condensateurs connectés en série et une tension en mode commun, une horloge de remise à zéro fonctionnant immédiatement avant les deux condensateurs connectés en série effectuant, dans un premier temps, l'échantillonnage, de manière que la tension au niveau du noeud central puisse être remise à zéro en fonction de la tension en mode commun. Par conséquent, des opérations erronées d'un convertisseur analogique-numérique peuvent être évitées par réduction de l'impédance d'un condensateur d'échantillonnage en série.
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KZ, LA, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)