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1. (WO2007007608) SEMICONDUCTOR MEMORY DEVICE AND ITS FABRICATION METHOD
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2007/007608    International Application No.:    PCT/JP2006/313393
Publication Date: 18.01.2007 International Filing Date: 05.07.2006
IPC:
H01L 27/10 (2006.01), H01L 21/8239 (2006.01)
Applicants: Sharp Kabushiki Kaisha [JP/JP]; 22-22, Nagaike-cho, Abeno-ku, Osaka-shi, Osaka 5458522 (JP) (For All Designated States Except US).
OHNISHI, Tetsuya [JP/--]; (For US Only).
OHNISHI, Shigeo [JP/--]; (For US Only)
Inventors: OHNISHI, Tetsuya; .
OHNISHI, Shigeo;
Agent: MASAKI, Yoshifumi; Yodoyabashi NAO Bldg. 7F, 3-6, Imabashi 4-chome, Chuo-ku, Osaka-shi, Osaka 5410042 (JP)
Priority Data:
2005-202891 12.07.2005 JP
Title (EN) SEMICONDUCTOR MEMORY DEVICE AND ITS FABRICATION METHOD
(FR) DISPOSITIF DE MÉMOIRE EN SEMI-CONDUCTEUR ET SON PROCÉDÉ DE FABRICATION
(JA) 半導体記憶装置及びその製造方法
Abstract: front page image
(EN)A semiconductor memory device has a memory cell area smaller than the minimum memory cell area defined by the minimum fabrication dimension of the fabrication process and is fabricated with a smaller number of photolithography steps. A fabrication method of the semiconductor memory device is also disclosed. The semiconductor memory device comprises a plurality of top electrodes (2) extending in the same direction and a plurality of bottom electrodes (1) extending in the direction perpendicular to the extending direction of the top electrodes (2) and has a cross-point structure in which a memory material element for storing data in a layer between the top electrode (2) and bottom electrode (1) is formed. The length of the memory material element in the extending direction of the top electrode (2) is determined by the line width of the bottom electrode (1) in a self-aligning fashion; the length in the extending direction of the bottom electrode (1) is determined by the line width of the top electrode (2) in a self-aligning fashion.
(FR)Le dispositif de mémoire en semi-conducteur selon l’invention présente une aire de cellule mémoire inférieure à l’aire de cellule mémoire minimale définie par les dimensions de fabrication minimales du processus de fabrication et est fabriqué avec un nombre inférieur d'étapes photolithographiques. L'invention concerne également un procédé de fabrication de ce dispositif mémoire en semi-conducteur. Le dispositif mémoire en semi-conducteur comprend une pluralité d’électrodes supérieures (2) s’étendant dans la même direction et une pluralité d'électrodes inférieures (1) s'étendant dans la direction perpendiculaire à la direction d'extension des électrodes supérieures (2), et comporte une structure de points de connexion dans laquelle un élément en matériau de mémoire servant à enregistrer les données est fomré dans une couche entre l'électrode supérieure (2) et l’électrode inférieure (1). La longueur de l’élément en matériau de mémoire dans la direction d’extension de l’électrode supérieure (2) est déterminée par la largeur de la ligne de l’électrode inférieure (1) de manière auto-alignée ; la longueur de la direction d’extension de l’électrode inférieure (1) est déterminée par la largeur de la ligne de l’électrode supérieure (2) de manière auto-alignée.
(JA)より少ないフォト工程で、且つ、製造プロセス上の最小加工寸法で規定される最小メモリセル面積よりも小さいメモリセル面積の半導体記憶装置及びその製造方法を提供する。同方向に延伸する複数の上部電極2と、上部電極2の延伸方向と直交する方向に延伸する複数の下部電極1とを備え、上部電極2と下部電極1との間の層にデータを蓄積するための記憶材料体を形成してなるクロスポイント構造の半導体記憶装置であって、記憶材料体は、上部電極2の延伸方向の長さが下部電極1の線幅により自己整合的に決定され、下部電極1の延伸方向の長さが上部電極2の線幅により自己整合的に決定される。
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)