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1. (WO2007007451) MULTILAYER WIRING BOARD AND FABRICATION METHOD THEREOF
Latest bibliographic data on file with the International Bureau

Pub. No.: WO/2007/007451 International Application No.: PCT/JP2006/308084
Publication Date: 18.01.2007 International Filing Date: 17.04.2006
IPC:
H05K 3/46 (2006.01) ,H01L 23/12 (2006.01)
H ELECTRICITY
05
ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
K
PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
3
Apparatus or processes for manufacturing printed circuits
46
Manufacturing multi-layer circuits
H ELECTRICITY
01
BASIC ELECTRIC ELEMENTS
L
SEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
23
Details of semiconductor or other solid state devices
12
Mountings, e.g. non-detachable insulating substrates
Applicants:
株式会社 村田製作所 Murata Manufacturing Co., Ltd. [JP/JP]; 〒6178555 京都府長岡京市東神足1丁目10番1号 Kyoto 10-1, Higashikotari 1-chome, Nagaokakyo-shi, Kyoto 6178555, JP (AllExceptUS)
及川 善和 OIKAWA, Yoshikazu [JP/JP]; JP (UsOnly)
吉川 孝義 YOSHIKAWA, Takayoshi [JP/JP]; JP (UsOnly)
Inventors:
及川 善和 OIKAWA, Yoshikazu; JP
吉川 孝義 YOSHIKAWA, Takayoshi; JP
Agent:
小原 肇 OHARA, Hajime; 〒2220033 神奈川県横浜市港北区新横浜2丁目14番地14 新弘ビル5階 Kanagawa Shinko Bldg. 5th fl., 14-14, Shinyokohama 2-chome Kohoku-ku, Yokohama-shi Kanagawa 2220033, JP
Priority Data:
2005-20344312.07.2005JP
Title (EN) MULTILAYER WIRING BOARD AND FABRICATION METHOD THEREOF
(FR) CARTE DE CÂBLAGE MULTICOUCHE ET PROCÉDÉ DE FABRICATION DE CELLE-CI
(JA) 多層配線基板及びその製造方法
Abstract:
(EN) In conventional technology, since a line conductor or a via-hole conductor has a connection land, when a ceramic board is fabricated, the connection land can prevent connection failures caused by a misalignment between the via-hole conductor and the line conductor, fabrication errors thereof, etc. However, as shown in FIG. 8(a), for example, a connection land (3) protrudes from a via-hole conductor (2) toward an adjacent via-hole conductor (2), which restricts the reduction of the gap between the via-hole conductors (2). Multilayer wiring board (10) comprises a multilayer body (11) formed by stacking a plurality of ceramic layers (11A) and a wiring pattern (12) provided within the multilayer body (11). The ceramic layer (11A) includes as the wiring pattern (12), a through via-hole conductor (16) vertically passing through the ceramic layer (11A) and a semi-through via-hole conductor (16A) electrically connected to the through via-hole conductor (16) within the same ceramic layer (11A) and not passing through the ceramic layer (11A).
(FR) Selon la technologie conventionnelle, dans la mesure où un conducteur de ligne ou un conducteur à trou traversant possède une plage de connexion, lors de la fabrication d‘une carte céramique, la plage de connexion peut empêcher les défauts de connexion résultant d’une erreur d’alignement entre le conducteur à trou traversant et le conducteur de ligne, les erreurs de fabrication de ceux-ci, etc. Cependant, comme le montre la figure 8(a), par exemple, une plage de connexion (3) fait saillie d’un conducteur à trou traversant (2) vers un conducteur à trou traversant adjacent (2), ce qui limite la réduction de l’espace entre les conducteurs à trou traversant (2). La carte de câblage multicouche (10) comprend un corps multicouche (11) formé par empilement d’une pluralité de couches céramiques (11A) et un motif de câblage (12) disposé à l’intérieur du corps multicouche (11). La couche céramique (11A) renferme comme motif de câblage (12) un conducteur à trou traversant (16) passant verticalement à travers la couche céramique (11A) et un conducteur à trou semi-traversant (16A) connecté électriquement au conducteur à trou traversant (16) à l’intérieur de la même couche céramique (11A) et ne passant pas à travers la couche céramique (11A).
(JA)  従来の技術の場合には、ライン導体またはビアホール導体が接続ランドを有するため、セラミック基板を製造する際に接続ランドによってビアホール導体とライン導体との間の位置ズレやそれぞれの加工誤差等による接続不良を防止することができるが、例えば図8の(a)に示すように接続ランド3がビアホール導体2から隣のビアホール導体2へ張り出しているため、その分だけビアホール導体2間の狭ピッチ化を妨げる。  本発明の多層配線基板10は、複数のセラミック層11Aを積層してなる積層体11と、積層体11内に設けられた配線パターン12と、を備え、セラミック層11Aには、配線パターン12として、セラミック層11Aを上下に貫通する貫通ビアホール導体16と、貫通ビアホール導体16に同一セラミック層11A内で電気的に接続され、このセラミック層11Aを貫通しない半貫通連続ビアホール導体16Aと、を有する。
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Publication Language: Japanese (JA)
Filing Language: Japanese (JA)
Also published as:
JPWO2007007451JP2011009786US20080093117JP4748161CN101213890