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1. (WO2007007237) INTEGRATED CIRCUIT WITH ELECTRO-STATIC DISCHARGE PROTECTION
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2007/007237    International Application No.:    PCT/IB2006/052252
Publication Date: 18.01.2007 International Filing Date: 04.07.2006
IPC:
H01L 27/02 (2006.01)
Applicants: NXP B.V. [NL/NL]; High Tech Campus 60, NL-5656 AG Eindhoven (NL) (For All Designated States Except US).
SIMONOVIC, Igor; (NL) (For US Only).
RISTIC, Sasa [--/NL]; (NL) (For US Only).
CHRISTOFOROU, Yorgos [GR/NL]; (NL) (For US Only)
Inventors: SIMONOVIC, Igor; (NL).
RISTIC, Sasa; (NL).
CHRISTOFOROU, Yorgos; (NL)
Agent: PENNINGS, Johannes; NXP Semiconductors, IP Department, High Tech Campus 60, NL-5656 AG Eindhoven (NL)
Priority Data:
05106282.6 08.07.2005 EP
Title (EN) INTEGRATED CIRCUIT WITH ELECTRO-STATIC DISCHARGE PROTECTION
(FR) CIRCUIT INTEGRE DOTE D'UNE PROTECTION CONTRE DES DECHARGES ELECTROSTATIQUES
Abstract: front page image
(EN)A rail-based Electro- Static Discharge (ESD) protection scheme for multi- voltage-domain Integrated Circuits (ICs) is proposed. Distributed parts of clamp transistors (Tl, T2) for every voltage domain are comprised within each I/O cell (LV IO, HV IO), no matter to which voltage domain it belongs. These clamp transistors are activated using a dedicated power track for each voltage domain. An ESD trigger circuit (TCl, TC2) senses first and second supply voltages and sends signals via respective power tracks to respective first and second clamp devices inside all I/O cells in case an ESD event is detected. The ESD protection scheme according to the invention provides the flexibility in placing circuits and I/O cells on a die of the IC, since it does not matter which voltage domain these I/O cells refer to. The invention is suitable for ICs with considerable difference in supply voltages, e.g. 3 V and 20V.
(FR)L'invention concerne un schéma de protection contre des décharges électrostatiques reposant sur un rail pour circuits intégrés de plusieurs domaines de tensions. Des parties distribuées de transistors de fixation (T1, T2) pour chaque domaine de tension sont comprises au sein de chaque cellule d'entrée/de sortie (entrée/sortie LV, entrée/sortie HV), indépendamment du domaine de tension auquel elle appartient. Ces transistors sont activés au moyen d'un chemin d'alimentation spécialisé pour chaque domaine de tension. Un circuit de déclencheur de décharges électrostatiques (TC1, TC2) permet de détecter des première et seconde tensions d'alimentation et d'envoyer des signaux via des chemins d'alimentation respectifs aux premier et second dispositifs de fixation à l'intérieur de toutes les cellules d'entrée/de sortie, en cas de détection d'une décharge électrostatique. Le schéma de protection contre des décharges électrostatiques de cette invention engendre une certaine flexibilité du positionnement des circuits et des cellules d'entrée/de sortie sur une puce du circuit intégré, étant donné que la tension à laquelle ces cellules d'entrée/de sortie se réfèrent n'a pas d'importance. Le schéma de cette invention est, également, approprié à des circuits intégrés dotés d'une différence considérable des tensions d'alimentation, par exemple, 3V et 20V.
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)