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1. (WO2007006909) RESISTANT MEMORY CELL
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2007/006909    International Application No.:    PCT/FR2006/001590
Publication Date: 18.01.2007 International Filing Date: 05.07.2006
IPC:
H03K 3/037 (2006.01), G11C 11/412 (2006.01)
Applicants: IROC TECHNOLOGIES [FR/FR]; World Trade Center, BP 1510, Place Robert Schuman, F-38025 Grenoble (FR) (For All Designated States Except US).
NICOLAIDIS, Michel [FR/FR]; (FR) (For US Only).
PEREZ, Renaud [FR/FR]; (FR) (For US Only)
Inventors: NICOLAIDIS, Michel; (FR).
PEREZ, Renaud; (FR)
Agent: HECKE, Gérard; Cabinet Hecke, WTC Europole, 5, place Robert Schuman, BP 1537, F-38025 Grenoble Cédex 1 (FR)
Priority Data:
0507147 05.07.2005 FR
Title (EN) RESISTANT MEMORY CELL
(FR) CELLULE DE MEMORISATION DURCIE
Abstract: front page image
(EN)The memory cell comprises first and second circuit inverters (Tp1 , Tn1 ; Tp2, Tn2), connected in a loop. First and second decoupling transistors (Tpd, Tnd), normally locked outside writing phases, are respectively connected between an output (Q) from the second inverter circuit and first and second inputs (A1, A2) to the first inverter circuit. The memory cell is thus protected against transitory perturbations caused by ionising particles. The gates of the decoupling transistors are preferably respectively connected to a supply voltage (Vdd) for the type P decoupling transistors and to ground for type N decoupling transistors.
(FR)La cellule de mémorisation comportant des premier et second circuits inverseurs (Tp1 , Tn1 ; Tp2, Tn2), connectés en boucle. Des premier et second transistors (Tpd, Tnd) de découplage, normalement bloqués en dehors des phases d'écriture, sont connectés respectivement entre une sortie (Q) du second circuit inverseur et des première et seconde entrées (A1 , A2) du premier circuit inverseur. La cellule de mémorisation est ainsi protégée contre les perturbations transitoires dues à des particules ionisantes. Les grilles des transistors de découplage sont, de préférence, respectivement connectées à une tension d'alimentation (Vdd) pour les transistors de découplage de type P et à la masse pour les transistors de découplage de type N.
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: French (FR)
Filing Language: French (FR)