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1. (WO2007005891) MICRO-TILE MEMORY INTERFACES
Latest bibliographic data on file with the International Bureau

Pub. No.: WO/2007/005891 International Application No.: PCT/US2006/026072
Publication Date: 11.01.2007 International Filing Date: 30.06.2006
IPC:
G06F 13/16 (2006.01)
G PHYSICS
06
COMPUTING; CALCULATING; COUNTING
F
ELECTRIC DIGITAL DATA PROCESSING
13
Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
14
Handling requests for interconnection or transfer
16
for access to memory bus
Applicants:
INTEL CORPORATION [US/US]; 2200 Mission College Boulevard Santa Clara, CA 95052, US (AllExceptUS)
MACWILLIAMS, Peter [US/US]; US (UsOnly)
AKIYAMA, James [US/US]; US (UsOnly)
GABEL, Douglas [US/US]; US (UsOnly)
Inventors:
MACWILLIAMS, Peter; US
AKIYAMA, James; US
GABEL, Douglas; US
Agent:
SCHELLER, James, C. ; BLAKELY, SOKOLOFF, TAYLOR & ZAFMAN LLP 12400 Wilshire Boulevard, 7th Floor Los Angeles, CA 90025, US
Priority Data:
11/174,13430.06.2005US
Title (EN) MICRO-TILE MEMORY INTERFACES
(FR) INTERFACES DE MEMOIRE MICROMOSAIQUE
Abstract:
(EN) In one embodiment of the invention, a memory integrated circuit is provided including an address decoder to selectively access memory cells within a memory array; a mode register with bit storage circuits to store an enable bit and at least one sub-channel select bit; and control logic. The control logic is coupled to a plurality of address signal lines, the address decoder, and the mode register. In response to the enable bit and the at least one sub-channel select bit, the control logic selects one or more of the address signal lines to capture independent address information to support independent sub-channel memory accesses into the memory array. The control logic couples the independent address information into the address decoder.
(FR) Dans un mode de réalisation, l'invention concerne un circuit intégré de mémoire, comprenant une décodeur d'adresses pour accéder de manière sélective à des cellules de mémoire dans un système de mémoire; un registre de mode avec des circuits de mémorisation de bits pour mémoriser un bit de validation et au moins un bit de sélection de canal partiel et une logique de commande. Ladite logique de commande est couplée à une pluralité de lignes de signalisation d'adresses, au décodeur d'adresses et au registre de mode. En réaction au bit de validation et au bit de sélection de canal partiel (au moins au nombre de un), la logique de commande sélectionne une ou plusieurs lignes de signalisation d'adresses, afin de capturer des informations d'adresses indépendantes, pour soutenir des accès mémoire de canal partiel indépendant dans le réseau mémoire. La logique de commande couple l'information d'adresse indépendante dans le décodeur d'adresses.
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Publication Language: English (EN)
Filing Language: English (EN)
Also published as:
KR1020080014903EP1896964EP2006775JP2008544428CN101213532