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1. (WO2007005818) REDUCING THE UNCORRECTABLE ERROR RATE IN A LOCKSTEPPED DUAL-MODULAR REDUNDANCY SYSTEM
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2007/005818    International Application No.:    PCT/US2006/025959
Publication Date: 11.01.2007 International Filing Date: 29.06.2006
IPC:
G06F 11/16 (2006.01)
Applicants: INTEL CORPORATION [US/US]; 2200 Mission College Boulevard, Santa Clara, CA 95052 (US) (For All Designated States Except US).
RACUNAS, Paul, B. [US/US]; (US) (For US Only).
EMER, Joel, S. [US/US]; (US) (For US Only).
BISWAS, Arijit [US/US]; (US) (For US Only).
MUKHERJEE, Shubhendu, S. [IN/US]; (US) (For US Only).
RAASCH, Steven, E. [US/US]; (US) (For US Only)
Inventors: RACUNAS, Paul, B.; (US).
EMER, Joel, S.; (US).
BISWAS, Arijit; (US).
MUKHERJEE, Shubhendu, S.; (US).
RAASCH, Steven, E.; (US)
Agent: WEBSTER, Thomas, C.; BLAKELY, SOKOLOFF, TAYLOR & ZAFMAN LLP, 12400 Wilshire Boulevard, 7th Floor, Los Angeles, CA 90025 (US)
Priority Data:
11/173,835 30.06.2005 US
Title (EN) REDUCING THE UNCORRECTABLE ERROR RATE IN A LOCKSTEPPED DUAL-MODULAR REDUNDANCY SYSTEM
(FR) REDUCTION DU TAUX D'ERREURS INCORRIGIBLES DANS UN SYSTEME DE REDONDANCE A DOUBLE MODULE EN MODE PERPETUEL
Abstract: front page image
(EN)Embodiments of apparatuses and methods for reducing the uncorrectable error rate in a lockstepped dual-modular redundancy system are disclosed. In one embodiment, an apparatus includes two processor cores, a micro-checker, a global checker, and fault logic. The micro-checker is to detect whether a value from a structure in one core matches a value from the corresponding structure in the other core. The global checker is to detect lockstep failures between the two cores. The fault logic is to cause the two cores to be resynchronized if there is a lockstep error but the micro-checker has detected a mismatch.
(FR)Cette invention concerne des modes de réalisation d'appareils et de procédés permettant de réduire le taux d'erreurs incorrigibles dans un système de redondance à double module en mode perpétuel (lockstep). Dans un mode de réalisation, un appareil comprend deux noyaux de processeur, un micro-contrôleur, un contrôleur général et une logique de panne. Le micro-contrôleur est chargé de détecter si une valeur d'une structure dans un noyau correspond à une valeur de la structure correspondante dans l'autre noyau. Le contrôleur général est chargé de détecter des défaillances de mode perpétuel entre les deux noyaux. La logique de panne va entraîner la resynchronisation des deux noyaux si une erreur de mode perpétuel est détectée et que le micro-vérificateur a détecté un désaccord.
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)