WIPO logo
Mobile | Deutsch | Español | Français | 日本語 | 한국어 | Português | Русский | 中文 | العربية |
PATENTSCOPE

Search International and National Patent Collections
World Intellectual Property Organization
Search
 
Browse
 
Translate
 
Options
 
News
 
Login
 
Help
 
Machine translation
1. (WO2007005693) MEMORY CONTROLLER INTERFACE FOR MICRO-TILED MEMORY ACCESS
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2007/005693    International Application No.:    PCT/US2006/025746
Publication Date: 11.01.2007 International Filing Date: 29.06.2006
IPC:
G06F 13/16 (2006.01)
Applicants: INTEL CORPORATION [US/US]; 2200 Mission College Boulevard, Santa Clara, CA 95052 (US) (For All Designated States Except US).
MACWILLIAMS, Peter [US/US]; (US) (For US Only).
AKIYAMA, James [US/US]; (US) (For US Only).
GABEL, Douglas [US/US]; (US) (For US Only)
Inventors: MACWILLIAMS, Peter; (US).
AKIYAMA, James; (US).
GABEL, Douglas; (US)
Agent: MALLIE, Michael, J.; Blakely Sokoloff Taylor & Zafman LLP, 12400 Wilshire Boulevard, 7th Floor, Los Angeles, CA 90025 (US)
Priority Data:
11/173,375 30.06.2005 US
Title (EN) MEMORY CONTROLLER INTERFACE FOR MICRO-TILED MEMORY ACCESS
(FR) INTERFACE DE CONTROLEUR DE MEMOIRE POUR UN ACCES A LA MEMOIRE EN MICROMOSAIQUE
Abstract: front page image
(EN)In one embodiment of the invention, a memory integrated circuit is provided including an address decoder to selectively access memory cells within a memory array; a mode register with bit storage circuits to store an enable bit and at least one sub-channel select bit; and control logic. The control logic is coupled to a plurality of address signal lines, the address decoder, and the mode register. In response to the enable bit and the at least one sub-channel select bit, the control logic selects one or more of the address signal lines to capture independent address information to support independent sub-channel memory accesses into the memory array. The control logic couples the independent address information into the address decoder.
(FR)Dans un mode de réalisation de la présente invention, un circuit à mémoire intégrée comprend un décodeur d'adresse qui permet d'accéder de manière sélective à des cellules mémoire dans une matrice mémoire, un registre de mode avec des circuits de stockage de bits qui permet de stocker un bit de validation et au moins un bit de sélection de sous-canal, ainsi qu'une logique de commande. Cette logique de commande est couplée à une pluralité de lignes de signaux d'adresse, au décodeur d'adresse et au registre de mode. En réponse au bit de validation et au bit de sélection de sous-canal, la logique de commande sélectionne une ou plusieurs des lignes de signaux d'adresse afin de capturer des informations d'adresse indépendantes, de manière à permettre des accès à la mémoire par sous-canal indépendants dans la matrice mémoire. La logique de commande couple les informations d'adresse indépendantes dans le décodeur d'adresse.
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)