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1. (WO2007005551) AUTOMATIC DETECTION OF MICRO-TILE ENABLED MEMORY
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2007/005551    International Application No.:    PCT/US2006/025460
Publication Date: 11.01.2007 International Filing Date: 28.06.2006
IPC:
G06F 13/16 (2006.01)
Applicants: INTEL CORPORATION [US/US]; 2200 Mission College Boulevard, Santa Clara, CA 95052 (US) (For All Designated States Except US).
GABEL, Douglas [US/US]; (US) (For US Only).
AKIYAMA, James [US/US]; (US) (For US Only)
Inventors: GABEL, Douglas; (US).
AKIYAMA, James; (US)
Agent: MALLIE, Michael, J.; BLAKELY SOKOLOFF TAYLOR & ZAFMAN LLP, 12400 Wilshire Boulevard, 7th Floor, Los Angeles, CA 90025 (US)
Priority Data:
11/172,766 30.06.2005 US
Title (EN) AUTOMATIC DETECTION OF MICRO-TILE ENABLED MEMORY
(FR) DETECTION AUTOMATIQUE DE MEMOIRE ACTIVEE EN MICRO-MOSAIQUES
Abstract: front page image
(EN)In one embodiment of the invention, a write cache line with a unique bit pattern is written into memory in a memory channel at a starting address. An attempt is made to enable micro-tile memory accesses into each memory integrated circuit on memory modules in the memory channel. A read cache line is read from memory in the memory channel at the starting address. The bit patterns of the read cache line and the write cache line are compared. If in the comparison it is determined that the bit pattern of the read cache line differs from the write cache line, then micro-tile memory access is enabled into each memory integrated circuit on memory modules in the memory channel. If in the comparison it is determined that the bit pattern of the read cache line is the same as the bit pattern of the write cache line, then micro- tile memory access is not supported and cannot be enabled in each memory integrated circuit on memory modules in the memory channel.
(FR)Dans un mode de réalisation de l'invention, une ligne de mémoire cache d'écriture avec un profil binaire unique est écrite dans la mémoire dans un canal mémoire au niveau d'une adresse de départ. Une tentative est faite pour activer des accès à la mémoire en micro-mosaïques dans chaque circuit intégré de la mémoire sur des modules mémoire dans le canal mémoire. Une ligne de mémoire cache de lecture est lue à partir de la mémoire dans le canal mémoire au niveau de l'adresse de départ. Les profils binaires de la ligne de mémoire cache de lecture et de la ligne de mémoire cache d'écriture sont comparées. S'il est déterminé, lors de la comparaison, que le profil binaire de la ligne de mémoire cache de lecture est différent de celui de la ligne de mémoire cache d'écriture, alors l'accès à la mémoire en micro-mosaïques est activé dans chaque circuit intégré de la mémoire sur des modules mémoire dans le canal mémoire. S'il est déterminé, lors de la comparaison, que le profil binaire de la ligne de mémoire cache de lecture est identique au profil binaire de la ligne de mémoire cache d'écriture, alors l'accès à la mémoire en micro-mosaïques n'est pas supporté et ne peut être activé dans chaque circuit intégré de la mémoire sur des modules mémoire dans le canal mémoire.
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)