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1. (WO2007004655) SAMPLING CIRCUIT
Latest bibliographic data on file with the International Bureau

Pub. No.: WO/2007/004655 International Application No.: PCT/JP2006/313338
Publication Date: 11.01.2007 International Filing Date: 04.07.2006
IPC:
H03M 1/10 (2006.01)
H ELECTRICITY
03
BASIC ELECTRONIC CIRCUITRY
M
CODING, DECODING OR CODE CONVERSION, IN GENERAL
1
Analogue/digital conversion; Digital/analogue conversion
10
Calibration or testing
Applicants:
松下電器産業株式会社 MATSUSHITA ELECTRIC INDUSTRIAL CO., LTD. [JP/JP]; 〒5718501 大阪府門真市大字門真1006番地 Osaka 1006, Oaza Kadoma, Kadoma-shi, Osaka 5718501, JP (AllExceptUS)
井出 裕二 IDE, Yuji; null (UsOnly)
Inventors:
井出 裕二 IDE, Yuji; null
Agent:
早瀬 憲一 HAYASE, Kenichi; 〒5410041 大阪府大阪市中央区北浜4丁目7番28号 住友ビルディング2号館4階 早瀬特許事務所 Osaka HAYASE & CO. Patent Attorneys 4F, The Sumitomo Building No.2 4-7-28, Kitahama Chuo-ku, Osaka-shi Osaka 5410041, JP
Priority Data:
2005-19663405.07.2005JP
Title (EN) SAMPLING CIRCUIT
(FR) CIRCUIT D’ÉCHANTILLONNAGE
(JA) サンプリング回路
Abstract:
(EN) A sampling circuit that receives digital data (S1) output from a device under test comprises a latch circuit (12), an addition output means (13a), and a control logic circuit (11). The latch circuit (12) samples the digital data (S1) at a constant rate. The addition output means (13a) performs a predetermined number of additions of the digital data sampled by the latch circuit (12) for each same input code, and sequentially outputs the added values. The control logic circuit (11) performs control so that the addition output process by the addition output means (13a) is performed in parallel with the sampling process by the latch circuit (12). The test time can thereby be reduced. In addition, since it is not necessary to mount a large-capacity memory, low cost test equipment with a minimum circuit size can be obtained.
(FR) La présente invention concerne un circuit d’échantillonnage qui reçoit des données numériques (S1) provenant d’un dispositif à l’essai et comprend un circuit de verrou (12), un moyen de sortie d’addition (13a) et un circuit de logique de commande (11). Le circuit de verrou (12) échantillonne les données numériques (S1) à un débit constant. Le moyen de sortie d’addition (13a) réalise un nombre d’additions prédéterminé des données numériques échantillonnées par le circuit de verrou (12) pour chaque code d’entrée identique, et produit séquentiellement les valeurs additionnées. Le circuit de logique de commande (11) commande le moyen de sortie d’addition (13a) et le circuit de verrou (12) de sorte que leurs processus respectifs s’exécutent en parallèle. Ceci permet donc de réduire le temps d’essai. En outre, comme il est inutile de monter une mémoire de grande capacité, on peut obtenir un dispositif d’essai économique à taille de circuit minimale.
(JA) not available
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Publication Language: Japanese (JA)
Filing Language: Japanese (JA)
Also published as:
US20090121773CN101218746