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1. (WO2007002868) PACKAGING LOGIC AND MEMORY INTEGRATED CIRCUITS
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2007/002868    International Application No.:    PCT/US2006/025469
Publication Date: 04.01.2007 International Filing Date: 28.06.2006
IPC:
H01L 25/065 (2006.01), H01L 23/498 (2006.01)
Applicants: INTEL CORPORATION [US/US]; 2200 Mission College Boulevard, Santa Clara, California 95052 (US) (For All Designated States Except US).
NICKERSON, Robert [US/US]; (US) (For US Only).
TAGGART, Brian [US/US]; (US) (For US Only).
SPREITZER, Ronald [US/US]; (US) (For US Only)
Inventors: NICKERSON, Robert; (US).
TAGGART, Brian; (US).
SPREITZER, Ronald; (US)
Agent: TROP, Timothy, N.; TROP, PRUNER & HU, P.C., 1616 S. Voss Rd., Ste. 750, Houston, Texas 77057-2631 (US)
Priority Data:
11/168,784 28.06.2005 US
Title (EN) PACKAGING LOGIC AND MEMORY INTEGRATED CIRCUITS
(FR) CIRCUITS INTÉGRÉS À ENCAPSULATION DE LOGIQUE ET DE MÉMOIRE
Abstract: front page image
(EN)Logic and memory may be packaged together in a single integrated circuit package that, in some embodiments, has high input/output pin count and low stack height. In some embodiments, the logic may be stacked on top of the memory which may be stacked on a flex substrate. Such a substrate may accommodate a multilayer interconnection system which facilitates high pin count and low package height. In some embodiments, the package may be wired so that the memory may only be accessed through the logic.
(FR)La présente invention concerne un procédé d’encapsulation conjointe de logique et de mémoire dans un seul circuit intégré qui, dans certains modes de réalisation, présente un nombre élevé de broches d’entrée/sortie et une pile de petite taille. Dans certains modes de réalisation, la logique peut être superposée à la mémoire qui elle-même se superpose à un substrat flexible. Un tel substrat peut recevoir un système d’interconnexion multicouche facilitant la présence d’un grand nombre de broches et d’une pile de petite taille. Dans certains modes de réalisation, l’ensemble peut être câblé de sorte que l’accès à la mémoire ne puisse se réaliser que par le biais de la logique.
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)