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1. (WO2007001860) BULK RESISTANCE CONTROL TECHNIQUE
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2007/001860    International Application No.:    PCT/US2006/023147
Publication Date: 04.01.2007 International Filing Date: 14.06.2006
IPC:
H01L 27/10 (2006.01), H01L 29/739 (2006.01), H01L 23/62 (2006.01), H01L 29/76 (2006.01), H01L 29/94 (2006.01), H01L 31/062 (2006.01), H01L 31/113 (2006.01), H01L 31/119 (2006.01)
Applicants: SARNOFF EUROPE BVBA [BE/BE]; Brugsebaan 188A, B-8470 Gistel (BE) (For All Designated States Except US).
SARNOFF CORPORATION [US/US]; 201 Washington Road, Princeton, NJ 08540 (US) (For All Designated States Except US).
VAN CAMP, Benjamin [BE/BE]; (BE) (For US Only).
VERMONT, Gerd [BE/BE]; (BE) (For US Only)
Inventors: VAN CAMP, Benjamin; (BE).
VERMONT, Gerd; (BE)
Agent: GARG, Rohini, K.; LOWENSTEIN SANDLER PC, 65 Livingston Avenue, Roseland, NJ 07068 (US)
Priority Data:
60/692,675 21.06.2005 US
11/451,187 12.06.2006 US
Title (EN) BULK RESISTANCE CONTROL TECHNIQUE
(FR) TECHNIQUE DE CONTROLE DE RESISTANCE VOLUMIQUE
Abstract: front page image
(EN)The present invention provides a MOS transistor device for providing ESD protection comprising at least one interleaved finger having a source, drain and gate region formed over a channel region disposed between the source and the drain regions. The transistor device further comprises at least one isolation gate formed in at least one of the interleaved fingers. The device can further comprises a bulk connection coupled to at least one of the source, drain and gate regions via through at least one of diode, MOS, resistor, capacitor inductor, short, etc. The bulk connection is preferably isolated through the isolation gate.
(FR)La présente invention a trait à un dispositif à transistor MOS pour la fourniture de protection contre la décharge électrostatique comportant au moins un contact d'extrémité intercalaire ayant une région de source, de drain et de grille formées sur une région de canal disposée entre les régions de source et de drain. Le dispositif à transistor comporte également au moins une grille d'isolation formée dans au moins un des contacts d'extrémité intercalaires. Le dispositif peut en outre comporter une connexion de substrat reliée à au moins une parmi les régions de source, de drain et de grille via au moins un parmi une diode, un transistor MOS, une résistance, un inducteur de capacité, un court-ciruit et analogues. La connexion de substrat est de préférence isolée par la grille d'isolation.
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)