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Pub. No.:    WO/2007/000823    International Application No.:    PCT/JP2005/011965
Publication Date: 04.01.2007 International Filing Date: 29.06.2005
H01L 21/304 (2006.01), H01L 21/3205 (2006.01), H01L 21/76 (2006.01)
Applicants: SPANSION LLC [US/US]; One AMD Place, P.O.Box 3453, Sunnyvale California 940883453 (US) (For All Designated States Except US).
Spansion Japan Limited [JP/JP]; 6, Kogyodanchi, Monden-machi, Aizuwakamatsu-shi, Fukushima 9650845 (JP) (For All Designated States Except US).
ENDA, Takayuki [JP/JP]; (JP) (For US Only).
MORIYA, Masayuki [JP/JP]; (JP) (For US Only)
Inventors: ENDA, Takayuki; (JP).
MORIYA, Masayuki; (JP)
Agent: KATAYAMA, Shuhei; Mitsui Sumitomo Marine Tepco Building 6-1, Kyobashi 1-chome, Chuo-ku, Tokyo 1040031 (JP)
Priority Data:
(JA) 半導体装置およびその製造方法
Abstract: front page image
(EN)A method of producing a semiconductor device comprising the step of forming stopper layers (32) including oxide/nitride silicon films on part of a semiconductor substrate, the step of forming a cover film (34) having a surface higher than the surface of the stopper layers between and on the stopper layers, and the step of grinding the cover layer down to the stopper layers using ceria slurry as an abrasive. A semiconductor device comprising metal layers (30) provided on part of a semiconductor substrate, oxide/nitride silicon films (32) provided on the metal layers, and a buried layer (36) provided between metal layers on the semiconductor substrate and having a surface practically flush with the surfaces of the oxide/nitride silicon films. Accordingly, the semiconductor device having films excellent in surface flatness, and a production method therefor can be provided.
(FR)La présente invention concerne un procédé de fabrication d'un dispositif semi-conducteur comprenant l'étape consistant à former des couches d’arrêt (32) comprenant des films d'oxyde/de nitrure de silicium sur une partie d'un substrat semi-conducteur, l'étape consistant à former un film de recouvrement (34) ayant une surface supérieure à la surface des couches d’arrêt entre et sur les couches d’arrêt et l'étape consistant à meuler la couche de recouvrement jusqu’aux couches d’arrêt en utilisant une bouillie d'oxyde de cérium comme abrasif. L'invention concerne un dispositif semi-conducteur comprenant des couches métalliques (30) formées sur une partie d'un substrat semi-conducteur, des films d’oxyde/de nitrure de silicium (32) formés sur les couches métalliques et une couche enterrée (36) formée entre les couches métalliques du substrat semi-conducteur et ayant une surface pratiquement de niveau avec les surfaces des films d’oxyde/de nitrure de silicium. En conséquence, le dispositif semi-conducteur ayant une surface extrêmement plate ainsi qu'un procédé de fabrication de celui-ci peuvent être proposés.
(JA) 本発明は、半導体基板上の一部に酸化窒化シリコン膜を含むストッパ層(32)を形成する工程と、ストッパ層の間およびその上に、ストッパ層の表面より高い表面を有するカバー膜(34)を形成する工程と、セリアスラリを研磨剤に用い、カバー膜をストッパ層までを研磨する工程を有する半導体装置の製造方法である。また、半導体基板上の一部に設けられた金属層(30)と、金属層上に設けられた酸化窒化シリコン膜(32)と、金属層の間の半導体基板上に設けられ、酸化窒化シリコン膜の表面と実質的に同じ平面内の表面を有する埋込層(36)と、を具備する半導体装置である。本発明によれば、表面の平坦性に優れた膜を有する半導体装置およびその製造方法を提供することができる。
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, MC, NL, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)