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1. (WO2007000809) SEMICONDUCTOR DEVICE AND CONTROL METHOD THEREOF
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明 細書

半導体装置およびその制御方法

技術分野

[0001] 本発明は半導体装置およびその制御方法に関し、特に不揮発性メモリセルアレイ を有する半導体装置およびその制御方法に関する。

背景技術

[0002] 近年、データの書換えが可能な半導体装置である不揮発性メモリが広く利用されて いる。例えば、代表的な不揮発性メモリであるフラッシュメモリにおいては、メモリセル を構成するトランジスタが電荷蓄積層と呼ばれるフローティングゲートまたは絶縁膜を 有している。そして、電荷蓄積層に電荷を蓄積させることにより、データを記憶する。ト ラップ層に電荷が蓄積されるとトランジスタの閾値電圧が変化する。データの読み出 しは、このトランジスタの閾値電圧をドレイン電流値として読み取ることにより行う。

[0003] 高記憶容量ィ匕のため窒化シリコン層力なるトラップ層に電荷を蓄積させる SONO S (Silicon Oxide Nitride Oxide Silicon)型フラッシュメモリがある。さらに、その中に、 高記憶容量化を目的に、 1つのトランジスタに 2以上の電荷蓄積領域を有するフラッ シュメモリが開発されている。例えば、特許文献 1には、ゲート電極と半導体基板の間 に 2つの電荷蓄積領域を有するトランジスタが開示されている。このトランジスタはソ ースとドレインを入れ替えて対称的に動作させる。これより、ソース領域とドレイン領域 を区別しなヽ仮想接地型構造を有してヽる。

[0004] 図 1は従来技術におけるデータの読み出しを説明するために模式的に描いた図で ある。不揮発性メモリセルアレイ 10内には不揮発性メモリセルであるコアセル 12が配 置されている。実際は、多数配置されている力ここでは 1つのみ記載している。コア セル 12のトランジスタのソースはグランドに接続され、ドレインがコアセルデータライン 14に接続されている。コアセルデータライン 14には第 1の電流電圧変換回路 16 (力 スコード回路)が接続している。コアセルデータライン 14および第 1の電流電圧変換 回路 16も複数配置されて、るがここでは 1つのみ記載する。

[0005] レファレンスセル 22も同様に、レファレンスセルデータライン 24を介し第 2の電流電

圧変換回路 26 (カスコード回路)に接続している。第 1の電流電圧変換回路 16およ び第 2の電流電圧変換回路 26の出力はセンスアンプ 18に入力し、センスシングされ 、出力がされる。センスアンプ 18も複数配置されているがここでは 1つのみ記載する。

[0006] コアセル 12からのデータ読み出しは以下のように行われる。まず、第 1の電流電圧 変換回路 16がコアセルデータライン 14をプリチャージし、コアセルデータライン 14の 電圧値を所定の電圧値にする。そうすると、コアセル 12にはコアセル 12に書き込ま れたデータに応じ、電流が流れる。第 1の電流電圧変換回路 16はこの電流値を電圧 値に変換し、センスアンプ 18に出力する。

[0007] レファレンスセル 22のトランジスタの閾値電圧は、コアセル 12のデータが" 1"か" 0" を判定するための基準の閾値電圧となっている。コアセル側と同様に、第 2の電流電 圧変換回路 26がレファレンスセルデータライン 24をプリチャージし、レファレンスセル 22の電流値を電圧値に変換し、センスアンプ 18に出力する。センスアンプ 18は、第 1の電流電圧変換回路 16および第 2の電流電圧変換回路 26の出力を比較し、コア セル 12に書き込まれたデータが" 1"か" 0"か、に応じ、センスアンプ出力を行う。

[0008] 特許文献 2には、コアセルとレファレンスセルのための電流電圧変換回路を有し、レ ファレンスセル用電流電圧変換回路の出力をコアセル用電流電圧変換回路に入力 する回路が開示されている。特許文献 3には、電流電圧変換回路がプリチャージを 早くするためのトランジスタを有する回路が開示されている。

[0009] 特許文献 1:特表 2000— 514946号公報

特許文献 2 :特開 2001— 250391号公報

特許文献 3:米国特許第 6259633号明細書

発明の開示

発明が解決しょうとする課題

[0010] 不揮発性メモリの種類によっては、データ読み出しの際、同一のワードラインに接続 された多くのコアセル 12から同時にデータを読み出す場合がある。例えば、 NOR型 または仮想接地型のメモリセルアレイを有して NAND型フラッシュメモリと同じインタ 一フェースを持たせるメモリ装置では、同一ワードラインに接続したコアセルから、例 えば 512bit同時にデータを読み出す。この読み出し動作を例えば 32回連続して行

い、それぞれの読み出しデータ(計 2kByte)をレジスタに記憶させて、そのレジスタ 力 チップ外部に 16ビットずつ連続出力する。第 1の電流電圧変換回路 16およびセ ンスアンプ 18は、コアセルデータライン 14毎に配置されている。このため、コアセル 1 2から同時にデータを読み出す場合、第 2の電流電圧変換回路 26からの出力は、個 々のセンスアンプ 18に入力する。例えば、 512bit同時にデータを読み出す場合 51 2個のセンスアンプ 18に接続される。

[0011] 一方、第 2の電流電圧変換回路 26の出力は 512個のセンスアンプ 18に接続される 。このように、第 2の電流電圧変換回路 26は多くの負荷が接続されるため、第 2の電 流電圧変換回路 26の出力線のプリチャージに時間がかかる。これにより、データの 読み出し時間が長くなると言う課題がある。

[0012] 本発明は、上記課題に鑑み、レファレンスセルデータラインのプリチャージ時間を 短縮し、データの読み出し時間を短縮することが可能な半導体装置およびその制御 方法を提供することを目的とする。

課題を解決するための手段

[0013] 本発明は、不揮発性メモリセルアレイ内に設けられたコアセルに接続された第 1の 電流電圧変換回路と、レファレンスセルにレファレンスセルデータラインで接続された 第 2の電流電圧変換回路と、前記第 1の電流電圧変換回路の出力と、前記第 2の電 流電圧変換回路の出力とをセンシングするセンスアンプと、前記レファレンスセルデ 一タラインの電圧値と所定電圧値と比較する比較回路と、前記レファレンスセルデー タラインのプリチャージの際、前記レファレンスセルデータラインの電圧値が前記所定 電圧値より低ければ、前記レファレンスセルデータラインをチャージするチャージ回 路と、を具備する半導体装置である。本発明によれば、レファレンスセルデータライン をプリチャージする際に、第 2の電流変換回路に加え、チャージ回路がレファレンス セルデータラインをチャージすることにより、高速にレファレンスセルデータラインをプ リチャージすることができる。よって、データの読み出し時間を短縮することが可能な 半導体装置を提供することができる。

[0014] 本発明は、前記チャージ回路は、前記比較回路の出力に接続されたゲートと、電 源および前記レファレンスセルデータラインとがソースおよびドレインとに接続した FE Tを含む半導体装置とすることができる。本発明によれば、チャージ回路を簡単に構 成することができる。

[0015] 本発明は、前記第 2の電流電圧変換回路は、前記レファレンスセルデータラインの 電圧値と前記所定電圧値が入力される第 1の差動回路を有し、前記比較回路は、前 記第 1の差動回路の出力が接続されたゲートと、電源および出力ノードとが接続され たソースおよびドレインとを有する FETと、前記第 1の差動回路の電流源 FETのゲー ト入力が接続しされたゲートと、前記出力ノードおよびグランドとが接続されたソース およびドレインとを有する FETとを有し、前記比較回路の出力端子は、前記出力ノー ドに接続された半導体装置とすることができる。本発明によれば、第 2の電流電圧変 換回路の差動回路の出力を用いることにより、簡単に比較回路を構成することができ る。

[0016] 本発明は、前記所定電圧値は、前記レファレンスセルデータラインをプリチャージ する際の目標電圧値より低い半導体装置とすることができる。本発明によれば、レフ アレンスセルデータラインの電圧値が目標電圧値より低ぐチャージ回路によるチヤ一 ジが必要なときに、適切にチャージ回路を動作させることができる。

[0017] 本発明は、前記第 2の電流電圧変換回路は、複数のレファレンスセルの出力を平 均する平均回路を有し、前記第 2の電流電圧変換回路は前記平均回路の出力を出 力する半導体装置とすることができる。本発明によれば、複数のレファレンスセルを有 し、その出力を平均し第 2の電流電圧変換回路の出力とすることにより、より正確にコ ァセルのデータを判定することができる。

[0018] 本発明は、前記第 2の電流電圧変換回路は、前記第 1の電流電圧変換回路および 前記センスアンプとに出力し、前記第 1の電流電圧変換回路は、前記コアセルの出 力と前記第 2の電流電圧変換回路の出力とを差動増幅し、前記センプアンプに出力 する半導体装置とすることができる。本発明によれば、センスアンプで最終的な増幅 動作を行う前に、コアセル側のデータとレファレンスセル側のデータの差を増幅でき るため、より確実にコアセルのデータの読み出しを行うことができる。

[0019] 本発明は、前記平均回路は、前記第 1の電流電圧変換回路に出力するための第 1 の平均回路と、前記センスアンプに出力するための第 2の平均回路を有する半導体 装置とすることができる。本発明によれば、それぞれの平均回路の出力のノイズが片 方に影響するのを防ぐことができる。

[0020] 本発明は、前記レファレンスセルデータラインのプリチャージ終了後、前記センスァ ンプのセンシングを開始させるセンスコントロール回路を具備する半導体装置とする ことができる。本発明によれば、レファレンスセルデータラインのプリチャージが終了 後、センスアンプのセンシングを行える。よって、正確で高速なセンシングを実現する ことができる。

[0021] 本発明は、前記センスコントロール回路は、前記第 1の電流電圧変換回路の出力を オンすることにより前記センスアンプのセンシングを開始させる半導体装置とすること ができる。本発明によれば、レファレンスセルデータラインのプリチャージが終了後、 第 1の電流電圧変換回路の出力をオンにすることで、安定した状態のレファレンス側 の電圧を用いてセンスアンプのセンシングを行える。よって、より正確で高速なセンシ ングを実現することができる。

[0022] 本発明は、前記センスコントロール回路は、前記第 1の電流電圧変換回路の出力と 電源との間に接続された FETを含む半導体装置とすることができる。本発明によれ ば、センスコントロール回路を簡単に構成することができる。

[0023] 本発明は、前記不揮発性メモリセルアレイは SONOS型セルを有する半導体装置 とすることができる。本発明によれば、 SONOS型フラッシュメモリにおいて、データの 読み出し時間を短縮することができる。

[0024] また、本発明は、前記コアセルは複数のビットを記憶できるセルである半導体装置 とすることができる。本発明によれば、複数のビットを記憶できるセルを有するフラッシ ュメモリにおいて、データの読み出し時間を短縮することができる。

[0025] 本発明は、不揮発性メモリセルアレイ内に設けられたコアセルに接続された第 1の 電流電圧変換回路と、レファレンスセルにレファレンスセルデータラインで接続された 第 2の電流電圧変換回路と、第 1の電流電圧変換回路の出力と、第 2の電流電圧変 換回路の出力とをセンシングするセンスアンプと、を具備する半導体装置の制御方 法にぉ、て、レファレンスセルデータラインの電圧値と所定電圧値とを比較するステ ップと、前記レファレンスセルデータラインのプリチャージの際、前記レファレンスセル データラインの電圧値が所定電圧値より低ければ、前記レファレンスセルデータライ ンをチャージするステップと、を有する半導体装置の制御方法である。本発明によれ ば、レファレンスセルデータラインをプリチャージする際に、第 2の電流変換回路に加 え、チャージ回路がレファレンスセルデータラインをチャージすることにより、高速にレ ファレンスセルデータラインをプリチャージすることができる。よって、データの読み出 し時間を短縮することが可能な半導体装置の制御方法を提供することができる。

[0026] 本発明は、複数のレファレンスセルの出力を平均するステップを有し、前記第 2の電 流電圧変換回路の出力は、前記平均された出力である半導体装置の制御方法とす ることができる。本発明によれば、複数のレファレンスセルの出力を平均し第 2の電流 電圧変換回路の出力とすることにより、より正確にコアセルのデータを判定することが できる。

[0027] 本発明は、前記レファレンスセルデータラインの電圧値が安定した後、センシングを 開始するステップを有する半導体装置の制御方法とすることができる。本発明によれ ば、本発明によれば、レファレンスセルデータラインのプリチャージが終了後、センス アンプのセンシングを行える。よって、正確で高速なセンシングを実現することができ る。

発明の効果

[0028] 本発明によれば、レファレンスセルデータラインのプリチャージ時間を短縮し、デー タの読み出し時間を短縮することが可能な半導体装置およびその制御方法を提供 することができる。

図面の簡単な説明

[0029] [図 1]図 1は従来技術に係るフラッシュメモリのメモリセルアレイおよび電流電圧変換 回路の周辺の構成を示す図である。

[図 2]図 2は実施例 1に係るフラッシュメモリのメモリセルアレイおよび電流電圧変換回 路の周辺の構成を示す図である。

[図 3]図 3は実施例 2に係るフラッシュメモリのメモリセルアレイおよび電流電圧変換回 路の周辺の構成を示す図である。

[図 4]図 4は実施例 2に係るフラッシュメモリのコアセルよりデータを読み出し際のタイミ ングチャートである。

[図 5]図 5は実施例 2に係るフラッシュメモリの第 2の電流電圧変換回路の回路図であ る。

[図 6]図 6は実施例 2に係るフラッシュメモリの平均回路の回路図である。

[図 7]図 7は実施例 2に係るフラッシュメモリの第 1の電流電圧変換回路の回路図であ る。

[図 8]図 8は実施例 2に係るフラッシュメモリのセンスアンプの回路図である。

[図 9]図 9は実施例 2に係るフラッシュメモリのコアセルよりデータを読み出し際の各信 号の時間依存である。

発明を実施するための最良の形態

[0030] 以下、図面を用い本発明に係る実施例について説明する。

実施例 1

[0031] 図 2は実施例 1に係る不揮発性メモリのメモリセルおよびセンスアンプ周辺の構成 図である。不揮発性メモリセルアレイ 10内に不揮発性メモリセルであるコアセル 12が 配置されている。コアセル 12のトランジスタのソースはグランドに接続され、ドレインが コアセルデータライン 14に接続されている。第 1の電流電圧変換回路 16 (カスコード 回路)はコアセルデータライン 14を介しコアセル 12に接続している。

[0032] 同様に、第 2の電流電圧変換回路 26 (カスコード回路)はレファレンスセルデータラ イン 24を介しレファレンスセル 22に接続している。センスアンプ 18は第 1の電流電圧 変換回路 16および第 2の電流電圧変換回路 26の出力が接続され、センシングされ る。コアセル 12、コアセルデータライン 14、第 1の電流電圧変換回路 16およびセンス アンプ 18は複数配置されているがここでは 1つのみ記載する。第 2の電流電圧変換 回路 26は多くのセンスアンプ 18に出力している。

[0033] さらに、レファレンスセルデータライン 24の電圧値と所定電圧値 (Vref)と比較する 比較回路 28が設けられ、比較回路 28の出力によりレファレンスセルデータライン 24 をチャージするチャージ回路 30が設けられて、る。

[0034] コアセル 12のデータ読み出しは、レファレンスセルデータライン 24をプリチャージ する場合を除き従来技術と同様に行われる。レファレンスセルデータライン 24をプリ チャージする際、比較回路 28は、レファレンスセルデータラインの電圧値と所定電圧 値 (Vref)を比較し、レファレンスセルデータライン 24の電圧値が Vrefより低ければ、 チャージ信号を出力する。チャージ回路 30は、チャージ信号を入力すると、電源 (V cc)をレファレンスセルデータライン 24に接続し、レファレンスセルデータライン 24を チャージする。これにより、第 2の電流電圧変換回路 26に加え、チャージ回路 30によ りレファレンスセルデータライン 24をプリチャージすることができる。

[0035] このように、レファレンスセルデータライン 24をプリチャージする際に、多くのセンス アンプ 18に接続される負荷の大きい第 2の電流変換回路 26に加え、チャージ回路 3 0がレファレンスセルデータライン 24をチャージすることにより、高速にレファレンスセ ルデータライン 24をプリチャージすることができる。よって、データの読み出し時間を 短縮することができる。

[0036] Vrefをプリチャージの際のレファレンスセルデータライン 24の目標電圧値以下とす ることにより、レファレンスセルデータライン 24の電圧値が目標電圧値より低ぐチヤ一 ジ回路 28によるチャージが必要なときに、適切にチャージ回路 28を動作させることが できる。

実施例 2

[0037] 実施例 2のメモリセルアレイは、特許文献 1に記載されている SONOS型不揮発性 メモリセルアレイであり、仮想接地型のアレー方式を採用している。また、 NAND型 のフラッシュメモリと同じインターフェースを有するメモリ装置として使用するため、デ ータの読み取りは同一のワードラインに接続されたコアセルの多数ビット(実施例 2で は 512bit)同時に行われる。

[0038] 実施例 2では、 1つのコアセルに 2つのビットを記憶することができ、記憶容量密度 を向上させている。しかし、説明が複雑となるため、以下の説明では、コアセルには 1 ビットのみ記憶され、コアセルから 1ビットを読み出す場合について説明する。コアセ ルに 2ビット記憶され、そのうち 1ビットを読み出す方法は、異なる 2つレファレンスセル 力もなる基準を用い、以下で説明する読み出しを行うことにより実現できる。

[0039] 図 3は実施例 2に係る不揮発性メモリのメモリセルおよびセンスアンプ周辺の構成 図である。不揮発性メモリセルアレイ 40はコアセル領域 50およびレファレンスセル領 域 60を有しており、コアセル 52はコアセル領域 50にマトリックス状に配置されている 。コアセル 52を構成するトランジスタのゲートはワードライン 42に接続され、ソース、ド レインはコアセルデータライン 54に接続される。

[0040] コアセルデータライン 54はドレイン選択ライン 46 (YSD)がハイレベルのときは、ドレ イン選択 FET56がオンし第 1の電流電圧変換回路 70に接続し、ソース選択ライン 48 (YSS)がハイレベルのときは、グランド (Vss)に接続される。コアセル 52からデータ を読み出す際は、ドレイン選択ライン 46 (YSD)、ソース選択ライン 48 (YSS)により、 コアセルデータライン 54を適時選択される。例えば、コアセル 52からデータを読み出 す際は、コアセル 52に接続されたワードライン 42に電圧が印加され、コアセルデータ ライン 54が第 1の電流電圧変換回路 70に接続され、コアセル 52に接続したもう 1つ のコアセルデータラインは Vssに接続される。

[0041] 第 1の電流電圧変換回路 70は、コアセルデータライン 54を、例えば 1. 4Vにプリチ ヤージする。そして、コアセル 52を流れる電流値を電圧値に変換し、センスアンプ 16 0に出力(SAI)する。第 1の電流電圧変換回路 70およびセンスアンプ 160は、同時 にデータの読み込みを行うコアセル 52の個数である 512個配置されている。

[0042] レファレンスセル領域 60に配置されたレファレンスセル 62は、コアセル 52と同じヮ 一ドライン 42に接続している。また、レファレンスセル 62はレファレンスセルデータラ イン 64に接続しており、ドレイン選択 FET66、ソース選択 FET68により、適時ドレイ ン、ソースが選択される。例えば、レファレンスセル 62からデータを読み出す際は、レ ファレンスセル 62に接続されたワードライン 42に電圧が印加され、レファレンスセル データライン 64が第 2の電流電圧変換回路 AlOOaに接続に接続され、コアセル 52 に接続したもう 1つのコアセルデータラインは Vssに接続される。

[0043] SONOS型不揮発性メモリセルでは、書き込み消去回数によりチャージロスが増す ため、レファレンスセル 62を不揮発性メモリセルアレイ 40に配置し、コアセル 52と同 じ書き込み消去回数を経験させることが好ましい。そのため、レファレンスセル 62は、 不揮発性メモリセルアレイ 40に配置され同一のワードライン 42に接続されることが好 ましい。

[0044] レファレンスセル領域 60には" 1"と" 0"に対応する 2つのレファレンスセル 62を有し ており、これらのレファレンスセルの閾値電圧の平均値を用いコアセル 52の閾値電 圧を判定し、コアセル 52のデータ力 1"か" 0"か、を判定する。そこで、第 2の電流電 圧変換回路 100は、 "1"に対応するレファレンスセルに接続された第 2の電流電圧変 換回路 AlOOaと、 "0"に対応するレファレンスセルに接続された第 2の電流電圧変換 回路 BlOObと、 "1"、 "0"に対応した 2つのレファレンスセルの出力を平均する平均 回路 130を有している。

[0045] 第 2の電流電圧変換回路 AlOOaおよび第 2の電流電圧変換回路 BlOObはそれぞ れのレファレンスセルデータライン 64を 1. 4Vにプリチャージする。第 2の電流電圧変 換回路 AlOOaおよび第 2の電流電圧変換回路 BlOObは図 3に示されていない比較 回路とチャージ回路を有しているがこの構成および動作は後述する。

[0046] 第 2の電流電圧変換回路 AlOOaおよび第 2の電流電圧変換回路 BlOObは、それ ぞれの対応するレファレンスセル 62の電流値を電圧値に変換し、平均回路 130に R EFA、 REFBを出力する。平均回路 130は第 2の電流電圧変換回路 AlOOaおよび 第 2の電流電圧変換回路 BlOObの出力値 (REFA、 REFB)を平均する。そして、第 2の電流電圧変換回路 100の出力として、第 1の電流電圧変換回路 70およびセンス アンプ 160にそれぞれ REFBI ASおよび S AREFを出力する。

[0047] このように、 "1"、 "0"のレファレンスセルを有し、その出力を平均し第 2の電流電圧 変換回路 100の出力とすることにより、チャージロスにより閾値電圧分布が変化した 場合も、より正確にコアセル 52のデータを判定することができる。実施例 2のように複 数のレファレンスセルを用いず、例えば、 1"、 "0"の間の閾値電圧を有するレフアレン スセル 1つを用いることもできる。この場合、平均回路 130を用いず第 2の電流電圧変 換回路 AlOOaの出力を第 2の電流電圧変換回路 100の出力とすることもできる。さら に、 3以上のレファレンスセルを有し、平均回路 130はそれらの平均する構成としても 良い。

[0048] 図 4はデータ読み出し時のタイミングチャートである。ワードライン信号 (WL)、第 1 の電流電圧変換回路 70および第 2の電流電圧変換回路 100のスィッチ信号(PDC AS)、レファレンスセルデータライン 64の電圧値(BL)、比較回路の出力信号(CCN TL)、センスコントロール回路の入力信号(SAI SET)を示して!/、る。

[0049] 図 5は第 2の電流電圧変換回路 AlOOaの回路図である。第 2の電流電圧変換回路 BlOObも同様の回路であるので説明は省略する。レファレンスセルデータライン 64 の信号は DATABREFであり、端子 123に接続、 CASFBとなる。差動回路 129は、 P— FET101、 102、 N— FET106、 107、 108力らなり、電源 Vccとグランドとの間 に設けられている。そして、 FET106のゲート (端子 125)に参照電圧値(CASREF) が入力し、 FET107のゲート (端子 126)にレファレンスセルデータライン 64の電圧値 (CASFB)が入力するカレントミラー型差動回路である。 FET108は、差動回路 129 の電流を調整する電流源であり、ゲートに所定の基準電圧 CASBIASが入力し、ソ ースおよびドレインは、グランドと FET106および FET107とに接続されている。 FET 109は、 FET108とグランドとの間に接続されており、ゲートにスィッチ信号(PDCAS B: PDCASの補線)が入力し差動回路をオンオフする。

[0050] 端子 124には差動回路 129の出力信号 (REFA)が出力される。差動回路 129の 出力信号 (REFA)は P— FET104のゲートに接続される。 P— FET104のソースとド レインは、ゲートが接地された P— FET103を介し電源 Vccと、レファレンスセルデー タライン 64とに接続されている。 P— FET105は、電源 Vccと端子 124の間に接続さ れており、ゲートにスィッチ信号 (PDCASB)が入力し、この回路をオンオフする。

[0051] 以上の回路により、スィッチ信号(PDCASB)がハイレベルになると、レファレンスセ ルデータライン 64の電圧値(CASFB)が参照電圧値(CASREF)より低!、と、 FET1 04の電流が増え、レファレンスセルデータライン 64はチャージされる。そして、レファ レンスセルデータライン 64の電圧値(CASFB)が参照電圧値(CASREF)より高!、と 、 FET104の電流は減る。このようにして、レファレンスセルデータライン 64は参照電 圧値(CASREF)にプリチャージされる。ここで、参照電圧値は 1. 4Vとしている。

[0052] し力し、 REFBIAS136a、 SAREF136bはそれぞれ 512個の第 1の電流電圧変換 回路 70、センスアンプ 160に接続しているため、センシング開始後 REFBIAS136a 及び SAREF136bの電圧が安定するまで時間が力かってしまう。

[0053] 実施例 2においては、さらに比較回路 110およびチャージ回路 120を有している。

比較回路 110は、 P— FET111、 112および N— FET113, 114を有する。 FET11 1は、ゲートが差動回路 129の出力に接続され、ソースおよびドレインが、電源 Vssと 出力ノード 128とに接続されている。 FET113は、ゲートに差動回路 129の電流源 F ET108のゲート入力(CASBIAS)が接続され、ソースおよびドレインがグランド Vcc と出力ノード 128とに接続されている。出力ノード 128はインバータ 115を介し、信号 を反転させ、比較回路 110の出力端子 116に出力(CCNTL)される。

[0054] 比較回路 110は、 FET111とFET113のW(ゲート幅)の比と、 FET102と FET108 の W (ゲート幅)の比の相違によって出力するタイミングが決まる。これら 2つの比の値 をほぼ同じとすると、出力信号(CCNTL)は、レファレンスセルデータライン 64の電 圧値(CASFB)が参照電圧値(CASREF)である 1. 4Vより低いとローレベルとなり、 高いとハイレベルとなる。実施例 2では、 FET113の Wをやや大きめにし、参照電圧 値 (CASREF)よりやや低い 1. 3Vで、出力信号 (CCNTL)が切り替わるように設定 している。

[0055] 比較回路 110がスイッチングする電圧値は、参照電圧値 (CASREF)よりやや低ヽ ことが好ましい。センシングを行う際、チャージ回路 120がオンしていると、負荷が変 わってしまい、正確なセンシングが難しくなるためである。そこで、この電圧値は、プリ チャージする時間と、センシングの際に、チャージ回路 120がオンしないタイミングに より決定される。

[0056] このように、比較回路 110は、予め FET111と FET113の W (ゲート幅)の比と、 FE T102と FET108の Wの比を選択することにより、スイッチングする電圧値 (所定電圧 値)を決めることができる。そして、レファレンスセルデータライン 64の電圧値(CASF B)と所定電圧値とを比較し、レファレンスセルデータライン 64の電圧値(CASFB)が 所定電圧値より低、とローレベルを出力し、高、とハイレベルを出力する。

[0057] チャージ回路 105 (Trl)は、 P— FET121を有している。 FET121はゲート端子 12 2に比較回路 110の出力(CCNTL)が接続し、ソースおよびドレインに、電源 Vccと、 FET104を介しレファレンスセルデータライン 64とが接続して!/、る。比較回路 110の 出力がローレベルのとき、電源 Vccが FET104に接続され、レファレンスセルデータ ライン 64がチャージされる。

[0058] 図 4を参照に、ワードライン (WL)がハイレベルとなり、スィッチ信号(PDACAS)が オン(ローレベル)になると、第 2の電流電圧変換回路 100aによるレファレンスセルデ 一タライン(BL)のプリチャージが開始される。当初はレファレンスセルデータライン( BL)は参照電圧値 (CASREF)—0. IVとした所定電圧値以下のため、比較回路 1 10の出力信号(CCNTL)はローレベルである。よって、チャージ回路 120はオンし、 プリチャージを行う。レファレンスセルデータライン(BL)が CASREF— 0. IVとなると 、比較回路 110の出力信号(CCNTL)はハイレベルとなり、チャージ回路 110はオフ される。レファレンスセルデータライン (BL)が安定したころ、第 1の電流電圧変換回 路 70によりコアセルデータライン 54がプリチャージされる。

[0059] 以上のように、実施例 2に係る不揮発性メモリは、比較回路 110とチャージ回路 120 を有している。比較回路 110は、レファレンスセルデータライン 64の電圧値(CASFB )が所定電圧値(1. 3V)より低ければ、チャージ回路にローレベルを出力し、チヤ一 ジ回路 120はオンし、レファレンスセルデータライン 64がチャージされる。このように、 第 2の電流電圧出力回路 100の出力に 512個のセンスアンプ 18が接続された場合 も、レファレンスセルデータライン 64のプリチャージを早く行うことができる。よって、デ ータ読み出し時間を短縮することができる。

[0060] また、チャージ回路 120を FETで構成することにより簡単にチャージ回路を構成す ることができる。さらに、比較回路 110は、第 2の電流電圧変換回路 AlOOaの差動回 路の出力を用いることにより、簡単に比較回路を構成することができる。

[0061] レファレンスセル 62を流れる電流値は、 FET104を流れる電流値に相当するゲート の電圧値 (REFA)として、第 2の電流電圧変換回路 AlOOaから出力される。同様に して、第 2の電流電圧変換回路 BlOObから REFBが出力される。

[0062] 図 6は平均回路 130の回路図である。平均回路 130aと 130bは、出力がそれぞれ REFBIAS、 SAREFと異なるのみで、他は同じ回路である。平均回路 130aは P— F ET131a、 132b, 133a, 134aおよび N— FET135aを有している。 FET131a、 13 3aはゲートが接地された電流源である。 FET138a、 139aのゲートにはそれぞれ RE FA、 REFBが入力し、ソースに、それぞれ FET131a、 132aが接続され、ドレインは 出力端子 136aに接続されている。 FET135aはゲートとドレインが出力端子 136aに 接続され、ソースが接地される。よって、ダイオードとして機能する。以上により、 REF Aおよび REFBが入力した FET133aおよび FET134aを流れる電流は積算され、出

力される。このように、平均回路 130の出力である第 2の電流電圧変換回路 AlOOa の出力(REFA)と第 2の電流電圧変換回路 BlOObの出力(REFB)の平均が第 2の 電流電圧反感回路 100の出力として、出力される。

[0063] 平均回路 130bも平均回路 130aと同様であり、説明を省略する。平均回路 130a ( 第 1の平均回路)の出力信号 (REFBIAS)は第 1の電流電圧変換回路 70に出力さ れ、平均回路 130b (第 2の平均回路)の出力信号(SAREF)はセンスアンプ 160に出 力される。なお、平均回路を 1つとし、出力を REFBIASと SAREFに分けても良いが 、平均回路を 2つ設けることにより、 REFBIASまたは SAREFのノイズが他の一方に 影響するのを防ぐことができる。

[0064] 図 7は第 1の電流電圧変換回路 70の回路図である。コアセルデータライン 54は端 子 83に接続され、その電圧値(DATAB)は CASFBとなる。 P— FET71、 72および N -FET76, 86、 78、を有するカレントミラー型差動回路 99が設けられ、参照電圧 値(CASREF)とコアセルデータライン 54の電圧値(CASFB)がそれぞれ、入力 76 , 77に人力し、 CASCTLが端子 84に出力される。 FET78、 FET79は、図 5のそれ ぞれ FET108, 109と同じ機能である。さらに、第 1の電流電圧変換回路 70は、 P— FET73、 74、 75、 80および N— FET81を有する。 P— FET73、 74、 75は図 5のそ れぞれ FET103, 104, 105と同じ機能である。すなわち、コアセルデータライン 54 の電圧値が参照電圧値(CASREF)より低いと、 FET74は多く電流を流し、コアセル データライン 54の電圧値を参照電圧値 (CASREF)とする。ここで参照電圧値 (CA SREF)は 1. 4Vである。ここで、 P— FET73は、コアセルデータライン 54のチャージ 中に、ピーク電流を抑えるために設けられている。これにより、 512ビット等の多数の コアセルを同時に読み出すときに、そのトータルのチャージ電流を所定の値以下に 抑えることができる。

[0065] P—FET80は、ゲートが端子 84に接続し、ソースとドレインがセンスコントロール回 路 90を介し電源 Vccと第 1の電流電圧変換回路 70の出力端子 82とに接続している 。 N— FET81は、ゲートが第 2の電流電圧変換回路 100の出力(REFBIAS)に接 続し、ソースとドレインは、グランドと端子 82とに接続される。

[0066] ここで、 FET80、 81を有する回路 98と、図 6の FET133a、 134a, 135aを有する 回路 137bは差動回路を形成している。これにより、端子 84のレベル(CASCTL)と REFAおよび REFBの平均値が差動増幅される。そして、第 1の電流電圧変換回路 70の出力信号(SAI)がセンスアンプ 160に入力される。すなわち、第 1の電流電圧 変換回路 70は、コアセル 52の出力と第 2の電流電圧変換回路 100の出力を差動増 幅し、センプアンプ 160に出力する。これにより、センスアンプ 160で最終的な増幅動 作を行う前に、コアセル側のデータとレファレンスセル側のデータの差を増幅できるた め、より確実にコアセル 54のデータの読み出しを行うことができる。

[0067] 回路の面積を縮小させるために、第 2の電流電圧変換回路 100の出力はセンスァ ンプ 160のみに行い、センスアンプ 160では第 1の電流電圧変換回路 70と第 2の電 流電圧変換回路 100の出力によりコアセル 52のデータを読み出しても良い。

[0068] 第 1の電流電圧変換回路 70はさらにセンスコントロール回路 90を有している。セン スコントロール回路 90は、 P— FET91を有している。 FET91は、ゲートに入力信号( SAI— SET)が接続され、ソースとドレインに電源 Vccと、 FET80 (すなわち第 1の電 流電圧変換回路 70の出力端子 82)とが接続している。入力信号 (SAI— SET)が口 一レベルになると、センスコントロール回路 91は、オンし出力信号(SAI)がセンスァ ンプ 160に出力する。すなわち、レファレンスセルデータライン 64のプリチャージが終 了後(例えばレファレンスセルデータライン 64の電圧が安定した後)、入力信号 (SAI —SET)にローレベルが入力すると、センスコントロール回路 120は、第 1の電流電 圧変換回路 70の出力をオンし、センスアンプ 160のセンシングを開始させる。

[0069] レファレンスセルデータライン 64のプリチャージが終了後、第 1の電流電圧変換回 路 70をオンにする理由は以下のとおりである。もし、リファレンスセルデータライン 64 のプリチャージ開始時に第 1の電流電圧変換回路 70もオンになっていると、 SAIの 電圧は不安定なため比較的高い電圧に上がってしまうことがある。このとき、 SAIをそ の安定電位領域にまで下げるように、 FET81がグランドに電流を流す。しかし、その ゲート端子 87はダイオード接続されている FET135aのゲート端子 136aに接続され て 、るため、端子 87はあまり高、電圧とはならな、ために FET81の電流供給能力 は低い。よって、高い電圧に上がった SAIの電圧を下げるのに時間を要してしまい、 ひいてはセンス動作の時間が長くなつてしまう。したがって、レファレンスセルデータ ライン 64のプリチャージが終了後、第 1の電流電圧変換回路 70をオンにすることで、 安定した状態のレファレンス側の電圧(REFBIASおよび SAREF)を用いてセンスァ ンプ 160のセンシングを行える。よって、正確で高速なセンシングを実現することがで きる。

[0070] 図 4を参照に、センスコントロール回路 120の入力信号(SAI— SET)がローレベル になると、センスコントロール回路 120がオンし、出力信号(SAI)が出力し、センスァ ンプ 160でセンシングが行われる。センシングが終了し、センスコントロール回路 120 の入力信号(SAI— SET)がハイレベルになる。次のコアセルが選択され、同様にセ ンシングが行われる。

[0071] 図 8はセンスアンプ 160の回路図である。 P— FET161、 162および N— FET166 、 167、 168を有するカレントミラー型差動回路 175、 P—FET163および N—FET1 69を有する増幅回路 176、 P— FET165、 N— FET171を有するインバータ 177を 有している。 FET164、 170、 172はスィッチ信号 PDCASBおよび INVSWによりセ ンスアンプを才ンするスィッチである。

[0072] 第 1の電流電圧変換回路 70の出力(SAI)と第 2の電流電圧変換回路 100の出力( SAREF)とがそれぞれ差動回路 175の入力 174と 173とに入力する。第 1の電流電 圧変換回路 70の出力信号 (SAI)が第 2の電流電圧変換回路 100の出力信号 (SA REF)より低ければ、増幅回路 176はローレベルを出力し、インバータ 177はハイレ ベルを出力する。 SAIが SAREFより高ければ、増幅回路 176はハイレベルを出力し 、インバータ 177はローレベルを出力する。

[0073] このように、第 1の電流電圧変換回路 70の出力信号 (SAI)と第 2の電流電圧変換 回路 100の出力信号 (SAREF)を比較することにより、コアセル 52を流れる電流値を レファレンスセル 62を流れる電流値と比較し、コアセル 52が" 1"か" 0"か、を判定す る。

[0074] 図 9は、実施例 2における、第 2の電流電圧変換回路 100の出力信号 (REFBIAS および SAREF)、並びに、第 1の電流電圧変換回路 70の出力信号(SAI)の電圧の 時間依存を測定した結果を示す図である。横軸は時間、縦軸は電圧である。実線は 実施例 2の結果、破線は比較回路 110およびチャージ回路 120を有さない場合の結 果である。

[0075] 第 2の電流電圧変換回路 100の出力信号 (REFBIASおよび SAREF)が安定する 時間は実施例は従来例に比べ trl (約 25ns)早くなつている。したがって、 SAI— SE Tをローレベルにするタイミングも trl速くすることができる。これより、センシング時間 を trl短縮することができた。

[0076] 実施例 2に係るフラッシュメモリは、コアセルに複数のビットを記憶でき、仮想接地型 のアレー方式を有する SONOS型フラッシュメモリである。そして、 NOR型として使用 されるメモリセルアレイと同じメモリセルアレイを有して!/、る。このように NOR型として 使用されるなメモリセルアレイを用い、 NAND型フラッシュメモリのインターフェース( NAND IZF)を有するため、特に、第 2の電流電圧変換回路 100の出力の負荷が 大きくなる。このため、本発明を適用することにより、大きな効果を奏することができる

[0077] 以上、本発明の好ましい実施例について詳述した力本発明は係る特定の実施例 に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内に おいて、種々の変形.変更が可能である。例えば、 SONOS型以外のフローティング ゲートを有するフラッシュメモリにも適用可能である。