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1. (WO2006124597) INFINITELY STACKABLE INTERCONNECT DEVICE AND METHOD
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2006/124597    International Application No.:    PCT/US2006/018442
Publication Date: 23.11.2006 International Filing Date: 12.05.2006
IPC:
H01L 23/02 (2006.01)
Applicants: FOSTER, Ron, B. [US/US]; (US).
MALSHE, Ajay, P. [IN/US]; (US).
KELLEY, Matthew, W. [US/US]; (US)
Inventors: FOSTER, Ron, B.; (US).
MALSHE, Ajay, P.; (US).
KELLEY, Matthew, W.; (US)
Agent: DOUGHERTY, J., Charles; WRIGHT, LINDSEY & JENNINGS LLP, 200 West Capitol Avenue, Suite 2300, Little Rock, AR 72201-3699 (US)
Priority Data:
60/680,994 12.05.2005 US
Title (EN) INFINITELY STACKABLE INTERCONNECT DEVICE AND METHOD
(FR) DISPOSITIF D'INTERCONNEXION EMPILABLE DE FAÇON ILLIMITEE, ET PROCEDE CORRESPONDANT
Abstract: front page image
(EN)The method for fabricating the interconnected device includes the steps of: forming a substrate (101), at least partically filling vias with conductive material; connecting vias to conductive traces to conductive traces on top surface of the interconnect chip (100); connecting vias to conductive traces on a bottom surface of the interconnect chip (lOO); providing bump regions for electrical connection to a subsequent interconnect device and forming recessed regions to accommodate a subsequent die in a stack.
(FR)L'invention concerne un dispositif d'interconnexion empilable de façon illimitée, et un procédé correspondant, en mesure de réaliser des interconnexions électriques, thermiques, optiques et fluidiques dans des couches variées. Des trous de passage dans un substrat, dans le dispositif interconnecté, sont remplis de manière à permettre une connexion électrique et thermique ou, éventuellement, hermétiquement scellés par rapport aux autres surfaces, de manière à permettre une connexion fluidique ou optique. Eventuellement, des composants optiques peuvent être placés dans la zone des trous de passage, en vue de manipuler des signaux optiques. Une redistribution d'interconnexion électrique s'effectue sur les surfaces supérieures et de base du substrat de la puce interconnectée. Le procédé de fabrication du dispositif interconnecté comprend les étapes suivantes : formage, isolation et remplissage, au moins partiellement, des trous traversants, par un matériau conducteur ; connexion des trous conducteurs à des pistes conductrices sur une surface supérieure de la puce interconnectée ; connexion des trous traversants à des pistes conductrices sur une surface de base de la puce interconnectée ; prévision de zones tampon pour l'interconnexion électrique et mécanique sur un dispositif interconnecté subséquent ; et formation de zones encastrées destinées au logement d'une puce suivante dans une pile. Le procédé permet d'effectuer simultanément l'interconnexion et la mise sous boîtier de multiples puces à semi-conducteur en vue de former une pile.
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)