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1. (WO2006124241) ELECTRONIC DEVICE INCLUDING A TRENCH FIELD ISOLATION HAVING COMBINATION SHALLOW AND DEEP DEPTH AND A PROCESS FOR FORMING THE SAME
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2006/124241    International Application No.:    PCT/US2006/016266
Publication Date: 23.11.2006 International Filing Date: 28.04.2006
IPC:
H01L 21/762 (2006.01), H01L 29/00 (2006.01)
Applicants: FREESCALE SEMICONDUCTOR [US/US]; 6501 William Cannon Drive West, Austin, TX 78735 (US) (For All Designated States Except US).
TURNER, Michael, D. [US/US]; (US) (For US Only).
HACKENBERG, John, J. [US/US]; (US) (For US Only).
VAN GOMPEL, Toni, D. [US/US]; (US) (For US Only)
Inventors: TURNER, Michael, D.; (US).
HACKENBERG, John, J.; (US).
VAN GOMPEL, Toni, D.; (US)
Agent: KING, Robert, L.; 7700 W. Parmer Lane, Austin, Texas 7877 (US)
Priority Data:
11/132,936 19.05.2005 US
Title (EN) ELECTRONIC DEVICE INCLUDING A TRENCH FIELD ISOLATION HAVING COMBINATION SHALLOW AND DEEP DEPTH AND A PROCESS FOR FORMING THE SAME
(FR) DISPOSITIF ELECTRONIQUE COMPORTANT UNE ZONE D'ISOLATION DE CHAMP DE TRANCHEE ET PROCEDE DE FABRICATION DUDIT DISPOSITIF
Abstract: front page image
(EN)A process can be used to achieve the benefits of corner rounding of a semiconductor layer (22) near an edge of a trench field isolation region (22) without having the bird's beak or stress issues that occur with a conventional SOI device. A trench can be partially etched into a semiconductor layer (22), and a liner layer (42) may be formed to help round corners of the second semiconductor layer (22). In one embodiment, the trench can be etched deeper and potentially expose an underlying buried oxide layer (14). Formation of the trench field isolation region can be completed, and electronic components can be formed within the semiconductor layer. An electronic device, such as an integrated circuit, will have a liner layer that extends only partly, but not completely, along a sidewall of the trench. In another embodiment, the process can be extended to other substrates and is not limited only to SOI substrates.
(FR)Procédé qui peut être utilisé pour arrondir avantageusement les coins d'une couche de semi-conducteur (22) à proximité d'un bord d'une zone d'isolation (22) de champ de tranchée, sans présenter les problèmes de bec d'oiseau et de stress apparaissant avec un dispositif silicium sur isolant SOI classique. Une tranchée peut être partiellement formée par attaque chimique dans une couche de semi-conducteur (22), et une couche de garniture (42) peut être formée pour contribuer à arrondir les coins de la couche de semi-conducteur (22). Dans un mode de réalisation, la tranchée peut être attaquée plus profondément, une couche d'oxyde enterrée sous-jacente (14) pouvant ainsi être potentiellement mise à jour. La formation de la zone d'isolation de champ de tranchée peut être achevée et des composants électroniques peuvent être formés dans la couche de semi-conducteur. Un dispositif électronique tel qu'un circuit intégré selon la présente invention possède donc une couche de garniture qui s'étend seulement partiellement et non pas complètement sur une paroi latérale de la tranchée. Dans un autre mode de réalisation, ledit procédé peut être appliqué à d'autres substrats et n'est pas limité uniquement à des substrats SOI.
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)