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Pub. No.:    WO/2006/123560    International Application No.:    PCT/JP2006/309385
Publication Date: 23.11.2006 International Filing Date: 10.05.2006
G06F 11/22 (2006.01)
Applicants: ADVANTEST CORPORATION [JP/JP]; 32-1, Asahicho 1-chome, Nerima-ku, Tokyo 1790071 (JP) (For All Designated States Except US).
KONDO, Shigeru [JP/JP]; (JP) (For US Only).
KITAZAWA, Hidekazu [JP/JP]; (JP) (For US Only).
KUMAGAI, Toshihisa [JP/JP]; (JP) (For US Only)
Inventors: KONDO, Shigeru; (JP).
KITAZAWA, Hidekazu; (JP).
KUMAGAI, Toshihisa; (JP)
Agent: AMAGAI, Masahiko; Amagai Tokkyo Jimusyo 3-10, Hyakunin-cho 3-chome Shinjuku-ku, Tokyo 1690073 (JP)
Priority Data:
2005-147457 20.05.2005 JP
(JA) 半導体試験用プログラムデバッグ装置
Abstract: front page image
(EN)It is possible to provide a semiconductor test program debut device capable of reducing the unnecessary facilities when using a semiconductor test device or a semiconductor test program of different specification. The semiconductor test program debug device (300) includes a virtual device (80) for simulating operation oft he device under test, a dedicated test bench processing unit and a general-purpose test bench processing unit (60, 70) for generating a pseudo test signal and a response signal inputted/outputted between to/from the virtual device (80), conversion source program storage units (10 to 14) for storing a plurality of semiconductor test programs of different specifications, dedicated conversion rule storage units (30, 32) and general-purpose conversion rule storage unit (40, 42) for storing conversion rules corresponding to the respective specifications, and conversion processing units (20 to 26) for generating the dedicated and the general-purpose bench processing units (60, 70) by using the semiconductor test programs stored in the conversion source program storage units (10 to 14).
(FR)L’invention a pour objet un dispositif de débogage de programmes d’essai de semi-conducteur qui permet de réduire les installations inutiles lors de l’utilisation d’un dispositif d’essai de semi-conducteur ou d’un programme d’essai de semi-conducteur de spécification différente. Le dispositif de débogage de programme d’essai de semi-conducteur (300) inclut un dispositif virtuel (80) permettant de simuler le fonctionnement du dispositif soumis à essai, une unité de traitement de banc d’essai dédiée et une unité de traitement de banc d’essai polyvalente (60, 70) permettant de générer un pseudo signal d’essai et un signal de réponse entré dans le/provenant du dispositif virtuel (80), des unités de mémoire de programmes source de conversion (10 à 14) permettant d’enregistrer une pluralité de programmes d’essai de semi-conducteur de différentes spécifications, des unités de mémoire à règle d’équivalence dédiées (30, 32) et des unités de mémoire à règle d’équivalence polyvalentes (40, 42) permettant d’enregistrer les règles d’équivalence correspondant aux spécifications respectives, et des unités de traitement de conversion (20 à 26) permettant de générer les unités de traitement de banc d’essai dédiées et polyvalentes (60, 70) à l’aide des programmes d’essai de semi-conducteur enregistrés dans les unités de mémoire de programmes source de conversion (10 à 14).
(JA) 仕様が異なる半導体試験装置あるいは半導体試験プログラムを用いる場合に設備の無駄を低減することができる半導体試験用プログラムデバッグ装置を提供することを目的とする。半導体試験用プログラムデバッグ装置300は、被試験デバイスの動作をシミュレートする仮想デバイス80と、仮想デバイス80との間で入出力される擬似的な試験信号と応答信号を生成する専用、汎用テストベンチ処理部60、70と、仕様が異なる複数の半導体試験用プログラムのそれぞれを格納する変換元プログラム格納部10~14と、複数の仕様のそれぞれに対応する変換規則を格納する専用変換規則格納部30、32、汎用変換規則格納部40、42と、変換元プログラム格納部10~14に格納された半導体試験用プログラムを変換規則を用いて変換することにより専用、汎用テストベンチ処理部60、70を生成する変換処理部20~26とを備えている。
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, KE, KG, KM, KN, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)