WIPO logo
Mobile | Deutsch | Español | Français | 日本語 | 한국어 | Português | Русский | 中文 | العربية |
PATENTSCOPE

Search International and National Patent Collections
World Intellectual Property Organization
Search
 
Browse
 
Translate
 
Options
 
News
 
Login
 
Help
 
Machine translation
1. (WO2006114642) RECONFIGURABLE INSTRUCTION CELL ARRAY
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2006/114642    International Application No.:    PCT/GB2006/001556
Publication Date: 02.11.2006 International Filing Date: 28.04.2006
IPC:
G06F 15/78 (2006.01), G06F 17/50 (2006.01), G06F 9/45 (2006.01)
Applicants: THE UNIVERSITY COURT OF THE UNIVERSITY OF EDINBURGH [GB/GB]; 1-7 Roxburgh Street, Edinburgh EH8 9AA (GB) (For All Designated States Except US).
ARSLAN, Tughrul Sati [GB/GB]; (GB) (For US Only).
MILLWARD, Mark, John [GB/GB]; (GB) (For US Only).
KHAWAM, Sami [AT/GB]; (GB) (For US Only).
NOUSIAS, Ioannis [GR/GB]; (GB) (For US Only).
YI, Ying [CN/GB]; (GB) (For US Only)
Inventors: ARSLAN, Tughrul Sati; (GB).
MILLWARD, Mark, John; (GB).
KHAWAM, Sami; (GB).
NOUSIAS, Ioannis; (GB).
YI, Ying; (GB)
Agent: KENNEDYS PATENT AGENCY LIMITED; 185 St. Vincent Street, Glasgow G2 5QD (US)
Priority Data:
0508589.9 28.04.2005 GB
0604428.3 06.03.2006 GB
Title (EN) RECONFIGURABLE INSTRUCTION CELL ARRAY
(FR) RESEAU DE CELLULES D'INSTRUCTIONS RECONFIGURABLE
Abstract: front page image
(EN)A reconfigurable processor architecture, compiler and method of program instruction execution provides reduced cost, short design time, low power consumption and high performance. The processor executes program instructions having datapaths of both dependent and independent program instructions. Simultaneous multithreading is also supported. The processor has a reconfigurable core (1) with an interconnection network (4) and a heterogeneous array of instruction cells (2) each connected to the interconnection network (4). A decoding module (11) receives configuration instruction (10), each instruction encoding the mapping of one of the datapaths to a circuit of the instruction cells (2). The decoding module (11) decodes each configuration instruction (10) and configures the interconnection network (4) and instruction cells in order to map the datapath to the circuit of the instruction cells and execute the program instructions. A clock module (24) is reconfigurable each clock cycle by the configuration instruction (10). The compiler generates configuration instructions (10) for the processor by identifying the datapaths of both dependent and independent program instructions then mapping them as circuits of the instruction cells (2) using operation chaining.
(FR)L'invention concerne une architecture de processeur reconfigurable, un compilateur et un procédé d'exécution d'instructions de programme permettant d'obtenir un coût réduit, un court temps de conception, une faible consommation d'énergie et une haute performance. Le processeur exécute des instructions de programme possédant des voies de données d'instructions de programme dépendantes et indépendantes. Un traitement multiprocessus simultané est également pris en charge. Ce processeur comprend un noyau reconfigurable (1) doté d'un réseau d'interconnexion (4) et d'un réseau hétérogène de cellules d'instructions (2) dont chacune est connectée au réseau d'interconnexion (4). Un module de décodage (11) reçoit des instructions de configuration (10), chaque instruction codant la mise en correspondance de l'une des voies de données avec un circuit des cellules d'instructions (2). Le module de décodage (11) décode chaque instruction de configuration (10) et configure le réseau d'interconnexion (4) et les cellules d'instructions en vue de la mise en correspondance de la voie de données avec le circuit des cellules d'instructions et de l'exécution des instructions de programme. Un module d'horloge (24) est reconfigurable à chaque cycle d'horloge par l'instruction de configuration (10). Le compilateur génère des instructions de configuration (10) pour le processeur par identification des voies de données des instructions de programme dépendantes et indépendantes et par mise en correspondance de celles-ci en tant que circuits des cellules d'instructions (2) au moyen d'un chaînage d'opérations.
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)