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1. (WO2006114535) METHOD OF PRODUCING A MULTILAYER ELECTRONIC DEVICE THAT IS FREE OF PARASITIC INTERFACE RESISTANCES
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2006/114535    International Application No.:    PCT/FR2006/000987
Publication Date: 02.11.2006 International Filing Date: 28.04.2006
Chapter 2 Demand Filed:    24.11.2006    
IPC:
H01L 21/20 (2006.01), H01L 21/203 (2006.01), H01L 21/205 (2006.01)
Applicants: UNIVERSITE DE RENNES 1 [FR/FR]; 2, Rue Du Thabor, CS 46510, F-35065 Rennes (FR) (For All Designated States Except US).
MOHAMMED-BRAHIM, Tayeb [FR/FR]; (FR) (For US Only).
BONNAUD, Oliver [FR/FR]; (FR) (For US Only).
SIMON, Claude [FR/FR]; (FR) (For US Only).
COULON, Nathalie [FR/FR]; (FR) (For US Only).
SABOUNDJI, Amar [FR/FR]; (FR) (For US Only).
KANDOUSSI, Khalid [FR/FR]; (FR) (For US Only)
Inventors: MOHAMMED-BRAHIM, Tayeb; (FR).
BONNAUD, Oliver; (FR).
SIMON, Claude; (FR).
COULON, Nathalie; (FR).
SABOUNDJI, Amar; (FR).
KANDOUSSI, Khalid; (FR)
Agent: MAILLET, Alain; Cabinet Le Guen & Maillet, 5, place Newquay, B.P. 70250, F-35802 Dinard Cedex (FR)
Priority Data:
05/04313 28.04.2005 FR
Title (EN) METHOD OF PRODUCING A MULTILAYER ELECTRONIC DEVICE THAT IS FREE OF PARASITIC INTERFACE RESISTANCES
(FR) PROCÉDÉ DE FABRICATION D'UN DISPOSITIF ÉLECTRONIQUE MULTICOUCHES DÉPOURVU DE RÉSISTANCES D'INTERFACE PARASITES
Abstract: front page image
(EN)The invention relates to a method of producing an electronic device (ED) comprising at least first and second stacked layers (C1 and C2) which are made respectively from a first and second semiconductor material. According to the invention, the first and second layers (C1 and C2) are deposited in a continuous manner on top of one another during the same deposition step (VDS). The continuity between the deposition of the first and second layers (C1 and C2) prevents the formation of a physical barrier between said layers, such that there is no parasitic interface resistance therebetween.
(FR)La présente invention concerne un procédé de fabrication d'un dispositif électronique ED incluant au moins une première et une deuxième couche Cl et C2 superposées respectivement réalisées en un premier et un deuxième matériau semiconducteur. Selon l'invention, lesdites première et deuxième couches Cl et C2 sont déposées sans discontinuité l'une sur l'autre au cours d'une même étape de dépôt VDS. L'invention permet, en prévoyant une continuité entre les dépôts des première et deuxième couches Cl et C2, de prévenir la formation d'une frontière physique entre lesdites couches, de sorte qu'aucune résistance d'interface parasite n'existera entre ces couches.
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: French (FR)
Filing Language: French (FR)