Processing

Please wait...

Settings

Settings

1. WO2006104634 - INTEGRATED CIRCUIT FABRICATION

Publication Number WO/2006/104634
Publication Date 05.10.2006
International Application No. PCT/US2006/007333
International Filing Date 27.02.2006
IPC
H ELECTRICITY
01
BASIC ELECTRIC ELEMENTS
L
SEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
21
Processes or apparatus specially adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
02
Manufacture or treatment of semiconductor devices or of parts thereof
04
the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer, carrier concentration layer
18
the devices having semiconductor bodies comprising elements of the fourth group of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
30
Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20-H01L21/26142
31
to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After-treatment of these layers; Selection of materials for these layers
3105
After-treatment
311
Etching the insulating layers
H ELECTRICITY
01
BASIC ELECTRIC ELEMENTS
L
SEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
21
Processes or apparatus specially adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
02
Manufacture or treatment of semiconductor devices or of parts thereof
027
Making masks on semiconductor bodies for further photolithographic processing, not provided for in group H01L21/18 or H01L21/34165
033
comprising inorganic layers
H01L 21/311 (2006.01)
H01L 21/033 (2006.01)
CPC
H01L 21/0276
H01L 21/0334
H01L 21/0337
H01L 21/0338
H01L 21/30604
H01L 21/3083
Applicants
  • MICRON TECHNOLOGY, INC. [US/US]; 8000 South Federal Way P.O. Box 6 Boise, Idaho 83707-0006, US (AllExceptUS)
  • TRAN, Luan, C. [US/US]; US (UsOnly)
  • LEE, John [US/US]; US (UsOnly)
  • LIU, Zengtao [CN/US]; US (UsOnly)
  • FREEMAN, Eric [US/US]; US (UsOnly)
  • NIELSEN, Russell [US/US]; US (UsOnly)
Inventors
  • TRAN, Luan, C.; US
  • LEE, John; US
  • LIU, Zengtao; US
  • FREEMAN, Eric; US
  • NIELSEN, Russell; US
Agents
  • MALLON, Joseph; 2040 Main Street 14th Floor Irvine, California 92614, US
Priority Data
11/216,47731.08.2005US
60/666,03128.03.2005US
Publication Language English (EN)
Filing Language English (EN)
Designated States
Title
(EN) INTEGRATED CIRCUIT FABRICATION
(FR) FABRICATION DE CIRCUIT INTEGRE
Abstract
(EN)
A method for defining patterns in an integrated circuit (100) comprises defining a plurality of features in a first photoresist layer using photolithography over a first region (102) of a substrate (108). The method further comprises using pitch multiplication to produce at least two features (120) in a lower masking layer (116) for each feature in the photoresist layer. The features in the lower masking layer (116) include looped ends (124). The method further comprises covering with a second photoresist layer (126) a second region (104) of the substrate (108) including the looped ends (124) in the lower masking layer (116). The method further comprises etching a pattern of trenches in the substrate (108) through the features in the lower masking layer without etching in the second region (104). The trenches have a trench width.
(FR)
La présente invention se rapporte à un procédé de définition de motifs dans un circuit intégré (100), consistant à définir une pluralité de caractéristiques dans une première couche de photorésine par mise en oeuvre d'une photolitographie sur une première région (102) d'un substrat (108). Le procédé consiste également à effectuer une multiplication de pas pour produire au moins deux caractéristiques (120) dans une couche de masquage inférieure (116) pour chaque caractéristique de la couche de photorésine. Les caractéristiques formées dans la couche de masquage inférieure (116) incluent des extrémités en boucle (124). Le procédé consiste ensuite à recouvrir d'une seconde couche de photorésine (126) une seconde région du substrat (108) incluant les extrémités en boucle (124) présentes dans la couche de masquage inférieure (116). Le procédé consiste également à graver un motif de tranchées dans le substrat (108) à travers les caractéristiques formées dans la couche de masquage inférieure sans effectuer de gravure dans la seconde région (104). Les tranchées sont caractérisées par une largeur de tranchée.
Latest bibliographic data on file with the International Bureau