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1. WO2006098013 - STORAGE APPARATUS AND STORAGE APPARATUS CONTROL METHOD

Publication Number WO/2006/098013
Publication Date 21.09.2006
International Application No. PCT/JP2005/004621
International Filing Date 16.03.2005
IPC
G11C 16/26 2006.01
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
16Erasable programmable read-only memories
02electrically programmable
06Auxiliary circuits, e.g. for writing into memory
26Sensing or reading circuits; Data output circuits
G11C 7/12 2006.01
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
7Arrangements for writing information into, or reading information out from, a digital store
12Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
CPC
G11C 16/26
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
16Erasable programmable read-only memories
02electrically programmable
06Auxiliary circuits, e.g. for writing into memory
26Sensing or reading circuits; Data output circuits
G11C 16/32
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
16Erasable programmable read-only memories
02electrically programmable
06Auxiliary circuits, e.g. for writing into memory
32Timing circuits
G11C 7/08
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
7Arrangements for writing information into, or reading information out from, a digital store
06Sense amplifiers; Associated circuits, ; e.g. timing or triggering circuits
08Control thereof
G11C 7/1018
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
7Arrangements for writing information into, or reading information out from, a digital store
10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
1015Read-write modes for single port memories, i.e. having either a random port or a serial port
1018Serial bit line access mode, e.g. using bit line address shift registers, bit line address counters, bit line burst counters
Applicants
  • スパンション エルエルシー SPANSION LLC [US]/[US] (AllExceptUS)
  • Spansion Japan株式会社 SPANSION JAPAN LIMITED [JP]/[JP] (AllExceptUS)
  • 新林 幸司 SHIMBAYASHI, Koji [JP]/[JP] (UsOnly)
  • 古山 孝昭 FURUYAMA, Takaaki [JP]/[JP] (UsOnly)
  • 柴田 健二 SHIBATA, Kenji [JP]/[JP] (UsOnly)
Inventors
  • 新林 幸司 SHIMBAYASHI, Koji
  • 古山 孝昭 FURUYAMA, Takaaki
  • 柴田 健二 SHIBATA, Kenji
Agents
  • 特許業務法人コスモス特許事務所 COSMOS PATENT OFFICE
Priority Data
Publication Language Japanese (JA)
Filing Language Japanese (JA)
Designated States
Title
(EN) STORAGE APPARATUS AND STORAGE APPARATUS CONTROL METHOD
(FR) DISPOSITIF DE STOCKAGE ET SON PROCEDE DE CONTROLE
(JA) 記憶装置、および記憶装置の制御方法
Abstract
(EN)
An access discriminating circuit (4) discriminates between a first access operation, in which a column address (CADD), which is a burst address, is detected, a word line is updated, a new memory cell (MC) is selected and then stored data is read, and a second access operation, in which memory cells (MC) connected commonly to an already selected word line are selected by sequentially switching column selection switches, to output an discrimination signal (S). Operation condition information (Dx (DAx or/and DBx)), which is used for establishing a load condition in a dummy load circuit (5) or/and for establishing a pulse width of an equalization signal (EQ) in an amplifying control circuit (6), is stored in first and second storing parts (1,2) for each of the first and second access operations, and selected by a selector circuit (3) in accordance with the discrimination signal (S) for application to the dummy load circuit (5) or/and the amplifying control circuit (6). Operational conditions suitable for the respective access operations are selected.
(FR)
La présente invention concerne un circuit d'analyse d'accès (4) qui distingue une première opération d'accès, consistant à détecter une adresse de colonne (CADD), qui est une adresse d'accès mémoire, à mettre à jour un canal mot, à sélectionner une nouvelle cellule mémoire (MC) puis à lire les données stockées, d'une seconde opération d'accès, consistant à sélectionner des cellules mémoire (MC) connectées ensemble à un canal mot déjà sélectionné en permutant séquentiellement des commutateurs de sélection de colonne, pour produire un signal de discrimination (S). Les informations de condition de fonctionnement (Dx (DAx et/ou DBx)), qui servent à établir une condition de charge dans un circuit de charge fictive (5) et/ou à établir la largeur d'impulsion d'un signal d'égalisation (EQ) dans un circuit de commande amplificateur (6), sont stockées dans un premier et un second éléments de stockage (1, 2) pour chacune des deux opérations d'accès et sélectionnées par un circuit sélecteur (3) en fonction du signal de discrimination (S) pour application au circuit de charge fictive (5) et/ou au circuit de commande amplificateur (6). Les conditions de fonctionnement adaptées aux deux opérations d'accès sont sélectionnées.
(JA)
 アクセス識別回路4では、バーストアドレスであるコラムアドレスCADDを検出し、ワード線を更新して新たなメモリセルMCを選択した上で記憶データを読み出す第1アクセス動作と、既に選択されているワード線に共通に接続されているメモリセルMCを、コラム選択スイッチを順次切り替えて選択する第2アクセス動作とを識別して識別信号Sを出力する。ダミー負荷回路5において負荷条件を設定し、または/および増幅制御回路6においてイコライズ信号EQのパルス幅を設定する動作条件情報Dx(DAxまたは/およびDBx)は、第1および第2アクセス動作ごとに第1および第2格納部1、2に格納されており、識別信号Sに応じてセレクタ回路3により選択されて、ダミー負荷回路5または/および増幅制御回路6に供給される。アクセス動作ごとに好適な動作条件が選択される。
Also published as
EP5720875
Latest bibliographic data on file with the International Bureau