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1. (WO2006090574) METHOD FOR MANUFACTURING SEMICONDUCTOR WAFER AND METHOD FOR MIRROR CHAMFERING SEMICONDUCTOR WAFER
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2006/090574    International Application No.:    PCT/JP2006/302027
Publication Date: 31.08.2006 International Filing Date: 07.02.2006
IPC:
H01L 21/304 (2006.01), B24B 9/00 (2006.01)
Applicants: SHIN-ETSU HANDOTAI CO., LTD. [JP/JP]; 4-2, Marunouchi 1-chome, Chiyoda-ku, Tokyo 1000005 (JP) (For All Designated States Except US).
KATO, Tadahiro [JP/JP]; (JP) (For US Only).
KUDO, Hideo [JP/JP]; (JP) (For US Only)
Inventors: KATO, Tadahiro; (JP).
KUDO, Hideo; (JP)
Agent: YOSHIMIYA, Mikio; Uenosansei Bldg. 4F 6-4, Motoasakusa 2-chome Taito-ku, Tokyo 111-0041 (JP)
Priority Data:
2005-045360 22.02.2005 JP
Title (EN) METHOD FOR MANUFACTURING SEMICONDUCTOR WAFER AND METHOD FOR MIRROR CHAMFERING SEMICONDUCTOR WAFER
(FR) PROCEDE DE FABRICATION D'UNE TRANCHE DE SEMICONDUCTEUR ET PROCEDE DE CHANFREINAGE SPECULAIRE D'UNE TRANCHE DE SEMICONDUCTEUR
(JA) 半導体ウェーハの製造方法および半導体ウェーハの鏡面面取り方法
Abstract: front page image
(EN)A semiconductor wafer manufacturing method at least includes a double side polishing step of mirror polishing a front plane and a rear plane of a semiconductor wafer, and a mirror chamfering step of mirror polishing a chamfering section of the double side polished semiconductor wafer. The semiconductor wafer manufacturing method is characterized in that after the double side polishing step, a resin protection film for suppressing polishing is formed on the front plane or the both front and rear planes of the semiconductor wafer, then, the mirror chamfering step is performed and the resin protection film is removed. Thus, scratches and indentation on an edge plane section of the semiconductor wafer chamfering section are removed by eliminating equipment investment and cost increase due to increased number of steps and the like as much as possible, excess polishing due to entry of a polishing pad into the wafer main plane is suppressed in the mirror chamfering step of mirror polishing the wafer chamfering section, and a wafer outer circumference shape, especially edge roll off, is not deteriorated.
(FR)L'invention concerne un procédé de fabrication d'une tranche de semiconducteur qui comprend au moins une étape de polissage double face consistant en un polissage spéculaire d'un plan avant et d'un plan arrière d'une tranche de semiconducteur, ainsi qu'une étape de chanfreinage spéculaire consistant en un polissage spéculaire d'une section de chanfrein de la tranche de semiconducteur polie sur les deux faces. Le procédé de fabrication de tranche de semiconducteur est caractérisé par un film de protection en résine destiné à supprimer le polissage, après l'étape de polissage double face et qui est formé sur le plan avant ou sur, à la fois, les plans avant et arrière de la tranche de semiconducteur. Selon le procédé de l’invention, l'étape de chanfreinage spéculaire est effectuée et le film de protection de résine est éliminé. Ainsi, des rayures et des entailles sur une section de plan de bordure de la section de chanfreinage de la tranche de semiconducteur sont éliminées en supprimant autant que possible toute augmentation d'investissement et de coût d'équipements dus au nombre en augmentation d'étapes et autres, on supprime un polissage par excès dû à l'arrivée d'une plage de polissage dans le plan principal de la tranche dans l'étape de chanfreinage spéculaire du polissage spéculaire de la section de chanfrein de la tranche, et la forme extérieure circonférentielle de la tranche, en particulier la coupure de bordure, n'est pas détériorée.
(JA) 少なくとも、半導体ウェーハの表面および裏面を鏡面研磨する両面研磨工程と、該両面研磨された半導体ウェーハの面取り部を鏡面研磨する鏡面面取り工程とを含む半導体ウェーハの製造方法において、前記両面研磨工程の後に、半導体ウェーハの表面または表裏両面に研磨を抑制する樹脂製の保護膜を形成した後、前記鏡面面取り工程を行い、その後に前記樹脂製の保護膜を除去することを特徴とする半導体ウェーハの製造方法。これにより、設備投資や工程数の増加等のコスト増を極力排除して半導体ウェーハの面取り部端面部のキズや圧痕を除去し、ウェーハの面取り部を鏡面研磨する鏡面面取り工程において研磨パッドがウェーハの主面に入り込むことによる過研磨を抑制し、ウェーハ外周形状、特にエッジロールオフを悪化させない工程が提供される。
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, KE, KG, KM, KN, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)