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1. (WO2006090445) SEMICONDUCTOR CIRCUIT DEVICE, AND METHOD FOR MANUFACTURING THE SEMICONDUCTOR CIRCUIT DEVICE
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明 細書

半導体回路装置及びその半導体回路装置の製造方法

技術分野

[0001] 本発明は、高集積 LSIに好適な、支持基板上に形成された fin型 FETを構成素子とし て有する半導体集積回路装置及びその製造方法に関する。特に、構成素子間を接 続するのに、支持基板中の溝に埋め込まれた配線を用いた半導体集積回路装置及 びその製造方法に関する。

背景技術

[0002] 今日の高集積 LSIは、膨大な数の論理マクロセルにより構成される。従って、 LSIの 機能向上のため、 LSIの高集積化が要求されている力それは、そのまま論理マクロ セルへの縮小化の要求となる。ここで、論理マクロセルとは、 NOT回路、 NAND回路 等のロジック回路であって、その回路レイアウトがパターン化された結果、セル化され たものである。従って、論理マクロセルの縮小化は、その構成要素である

MOSFET(Metal

Oxide Semiconductor Field- Effect-Transistor)デバイスのサイズの縮小化によるとこ ろが大きい。

ところで、 MOSFETのサイズ縮小には、 MOSFETのカットオフ時におけるソースとドレ イン間の電流の増大、及び、アクティブ時の駆動電流の減少を伴レ、、サイズ縮小化と 次世代において期待される性能向上の維持との両立は困難であった。そのため、 MOSFET用の領域として、絶縁支持基板上に孤立した、シリコン (Si)の立体的な領域 ( 以下、「fin領域」という)を設け、絶縁支持基板と接する Fin領域の面を除いて、ゲート 電極を帯状態に配置する MOSFETの構造 (以下、「fin型 FET」という)が採用されつつ ある。 MOSFET用の領域を孤立させることで、基板に起因するソースとドレイン間の電 流を減少させることができるからである。また、ゲート電極を帯状態に配置することに より、 fm領域の表面におけるソースとドレイン間の電流経路を遮断できるからである。 さらに、立体的な Fin領域の側面も電流経路として利用できるため、 fm型 FETの駆動 電流は増大するからである。

[0003] そこで、ロジック回路のサイズの縮小と、性能向上の維持との両立を図るため、支持 基板上の Fin型 FETを用いたロジック回路により構成された LSIが提案されている。 例えば、特許文献 1には、 fm型 FETを用いた、従来のロジック回路により構成された プロセッサが記載されている。以下、図 1を用いて、 fin型 FETを用いた、従来のロジッ ク回路により構成されたプロセッサについて説明する。図 1のプロセッサ 1は少なくとも 1つのチップ 2を含み、そのチップ 2はその表面にロジック回路 3を有する。これらの口 ジック回路 3は、 fm型 FET4を含む。プロセッサ 1は、ロジック回路 3を相互接続するこ とによって構成されている。

従って、図 1のプロセッサ 1に使用されるロジック回路 3では、 fm型 FETを用いている ため、ロジック回路 3の縮小化が図られている。また、図 1のプロセッサ 1の高集積化 が実現されている。

特許文献 1:特開 2004—266274

発明の開示

発明が解決しょうとする課題

[0004] し力、し、論理マクロセルのレイアウト面積の縮小化は、 MOSFETデバイスのサイズの 縮小だけではなぐ回路素子間を接続する配線の構造及び配置にも大きく左右され る問題がある。

そこで、本発明は、支持基板中の溝に埋め込まれた配線を利用して、回路素子間 の接続を行うことにより、レイアウト面積の縮小化が図れる、半導体回路装置の提供を 目的とする。また、本発明は、上記の半導体集積回路装置を製造する方法を提供す ることを目的とする。

ここで、回路素子間を接続する配線の構造及び配置が論理マクロセルのレイアウト 面積の縮小化を妨げる例としては、以下がある。

まず、 MOSFETデバイス同士を配線する場合、同一配線層に属する配線同士の交 差はできない。また、同一配線層において、最小の配線幅と配線間隔は維持される 必要もある。従って、論理マクロセルにおいて、同一配線層に属する配線同士の交 差を避けて、回路素子を接続するための配線領域の確保が必要となる問題がある。 一方、上記の問題を解決するため、 2層の配線層を利用することも考えられるが、回 路素子と各配線層の配線との接続、又は、第 1層配線と第 2層配線との接続のための 位置合わせ領域を確保する必要があり、必ずしも、論理マクロセルの縮小化とならな い問題がある。

さらに、回路素子間を接続する配線のパターン形状が、フォトリソグラフィー工程に おいて、解像しやすい形状であることも必要である。配線のパターン形状が解像しに くい形状である場合には、その点を考慮して、配線パターンの間隔を広げなければ ならず、論理マクロセルの縮小化が図れない問題がある。

また、今日、基板上の配線の層間絶縁膜は薄くなる傾向にあり、第 1層配線と第 2層 配線の配線間容量が低減できない問題がある。そうすると、第 1層配線と第 2層配線 の近接をさけることになるため、論理マクロセルの縮小化が図れない問題がある。 課題を解決する手段

[0005] 上記の課題を解決するため、第 1の発明は、支持基板上に形成された fin型 FET等 の回路素子を接続する配線として、その fm型 FETと自己整合的に形成された支持基 板内の溝に坦め込まれた坦込配線を用いることを特徴とする半導体回路装置を提供 する。

すなわち、第 1の発明は、支持基板上に形成されたシリコンの立体孤立領域と前記 立体孤立領域の表面に形成されたゲート電極とを有する MOSトランジスタ素子と、前 記支持基板中の溝に坦め込まれた坦込配線と、前記支持基板上の基板上配線とを 備える半導体装置を提供する。そして.その半導体装置は、前記坦込配線と前記基 板上配線とを用いて前記 MOSトランジスタ素子間の接続が行われることを特徴とする 。なお、上記の坦込配線は、上記の MOSFET素子の立体孤立領域と自己整合的に 形成されてレ、ることが望ましレ、。

[0006] 上記の課題を解決するため、第 2の発明は、第 1の発明に記載した半導体装置で あって、坦込配線を第 1の方向へそろえ、基板上配線は、第 1の方向に直交する第 2 の方向へそろえることを特徴とする半導体回路装置を提供する。

すなわち、第 2の発明は、第 1の発明に記載した半導体回路装置であって、前記埋 込配線を第 1の方向に配置し、前記基板上配線により接続する前記回路素子の接続 箇所を、第 2の方向へ、直線的に配置したことを特徴とした半導体回路装置を提供す る。なお、上記の第 1の方向と第 2の方向は、直交することが望ましい。

[0007] 上記の課題を解決するため、第 3の発明は、第 1の発明又は第 2の発明に記載した 半導体回路装置を製造する方法であって、 fm型 FETと自己整合的に埋込配線用溝 を形成し、自己整合的に坦込配線を形成することを特徴とする半導体回路装置の製 造方法を提供する。

すなわち、第 3の発明は、第 1の発明又は第 2の発明に記載した半導体回路装置を 製造する方法であって、前記 MOSトランジスタ素子の前記立体孤立領域を形成する 立体孤立領域形成工程と前記立体孤立領域と自己整合的に埋込配線用溝を支持 基板中に形成する溝形成工程と、前記坦込配線用溝にシリコンとエッチング選択性 力ある坦込材料を坦め込む埋込工程と、前記 MOSトランジスタ素子のゲート電極を形 成するゲート電極形成工程と、前記坦込配線用溝内の埋込材料を除去し、前記坦込 配線用溝に金属材料を坦め込み、前記坦込配線を形成する坦込配線形成工程と、 前記基板上配線を形成する基板上配線形成工程とを備える半導体回路装置の製造 方法を提供する。なお、シリコンとエッチング選択性がある埋込材料には、シリコン'ゲ ノレマニウム(SiGe)が望ましレヽ。

(発明の効果)

[0008] 第 1の発明では、支持基板上に形成された fin型 FETを形成した後、 Fin型 FETをェ ツチングマスクとして用いて、坦込配線用の溝が形成される。そうすると、坦込配線と 基板上配線の 2層の配線層を利用して回路素子間の配線ができるため、同一配線 層で接続を行うことに比較し、同一配線層に属する配線同士の交差を避けて、回路 素子を接続するための配線領域を確保する必要がない。また、自己整合的に、 fin型 FETと坦込配線の位置関係が決まるため、 fin型 FETと埋込配線との位置合わせのた めの領域をとる必要がない。また、埋込配線と基板上配線間の層間絶縁膜は、基板 上の 1番目の配線と 2番目の配線との層間絶縁膜よりも厚いため、配線間容量の低減 となる。そうすると、坦込配線と基板上配線を近接させることができる。従って、縮小化 した半導体回路装置の提供が図れる。

[0009] また、第 2の発明では、坦込配線を第 1の方向に配置したため、坦込配線及び Fin 型 FETの配置間隔を最小間隔とすることができる。また、第 1の方向と直交する第 2の 方向へ基板上配線により接続する回路素子の接続箇所をそろえたため、基板上配 線の形状を直線的とすることができる。また、基板上配線を平行して配置する場合に 、基板上配線を最小間隔で配置可能となる。さらに、回路パターンをホトリソグラフィ 一により形成する場合に、直線的なパターンであると、パターンが解像されやすい。 従って、第 1の発明に記載した半導体回路装置よりもさらに、縮小化した半導体回路 装置の提供が図れる。

[0010] また、第 3の発明では、坦込配線用溝を自己整合的に形成し、一旦、シリコン'ゲノレ マニウム(SiGe)を坦め込む。そうすると、その後に、熱処理が加わるプロセス工程、例 えば、 fin型 FETのゲート電極をポリシンコン層で形成することができる。熱処理が加わ るプロセス工程の終了の後、埋込配線用溝からシリコン 'ゲルマニウム(SiGe)を除去 して、金属材料を坦込配線用溝に坦め込むことにより、埋込配線を形成することがで きる。従って、埋込配線形成後には、熱処理が加わることがなぐ坦込配線に熱ストレ スが発生することはない。

図面の簡単な説明

[0011] [図 1]図 1は従来のロジック回路により構成されたプロセッサを示す図である。

[図 2]図 2は実施例 1に係る fin型 FETを回路要素とした Not回路、 Nand回路、及び、 Nor回路の論理マクロセルの回路レイアウトを示す図である。

[図 3]図 3は、 fin型 FETを回路要素に有する、実施例 2に係る SRAMの記憶回路をセ ノレイ匕した SRAMマクロセルの回路レイアウトを示す図である。

[図 4]図 4は、 fin型 FETを回路要素として有し、シェアードコンタクトを用いたことを特 徴とする、実施例 3に係る SRAMの記憶回路をセル化した SRAMマクロセルの回路レ ィアウトを示す図である。

[図 5]図 5は、論理マクロセル又は SRAMマクロセルの製造工程のフローチャートを示 したものである。

[図 6]図 6は、図 6A、図 6B、図 6C、図 6D、図 6E、及び、図 6Fから構成されており、 fin型領域形成工程の詳細な製造工程を示した図である。

[図 7]図 7は、図 7G、図 7H、図 71、図 7】、図 7K、及び、図 7L力ら構成されており、埋 込配線用の溝形成工程の詳細を示した図である。

[図 8]図 8は、図 8M、図 8N、図 80、図 8P、図 8Q、及び、図 8Rから構成されており、 坦込配線用の溝形成工程の詳細を示した図である。

[図 9]図 9は、図 9R、図 9S、図 9T、図 9U、図 9V、及び、図 9Wから構成されており、 坦込配線工程及び基板上配線形成工程 (その 1)の詳細を示した図である。

[図 10]図 10は、図 10R、図 10SS、図 10TT、図 10UU、図 10VV、及び、図 10胃から構 成されており、坦込配線工程及び基板上配線形成工程 (その 2)の詳細を示した図で ある。

[図 11]図 11は、図 11XX、図 11YY、及び、図 11ZZから構成されており、坦込配線工程 及び基板上配線形成工程 (その 2)の詳細を示した図である。

発明を実施するための最良の形態

[0012] 以下、本発明の実施例 1、実施例 2、実施例 3、及び、実施例 4について説明する 実施例 1

[0013] (Not回路、 Nand回路、及び、 Nor回路において、 fm型 FETを用いた論理マクロセノレ) 図 2に、実施例 1に係る fin型 FETを回路要素とした Not回路、 Nand回路、及び、 Nor 回路の論理マクロセルの回路レイアウトを示す。なお、 finは「魚の鰭」を意味し、当初 は、 fm領域は三角柱を横に倒してできる立体的な領域を意味していた。しかし、今日 では、 fm領域は直方体等の孤立した立体的な領域を含む意味で使用されている。ま た、 fm型 FETとは、絶縁支持基板上に孤立した、 MOSFET用のシリコン (Si)の立体的 な fin領域を設け、絶縁支持基板と接する fin領域の面を除いて、ゲート電極を帯状に 配置する MOSFETをいう。

[0014] 図 2Aの上段及び下段は、埋込配線と基板上の配線を回路要素の接続に使用した Not回路の論理マクロセルの回路パターン例である。

図 2Aの上段の Not回路において、 5は正電源に接続する基板上配線、 6は Pチヤネ ノレ fin型 FET、 7は Nチャネル fm型 FET、 8は入力端子に接続する基板上配線、 9は出 力端子に接続する基板上配線、 10は接地電源に接続する基板上配線、 11は坦込配 線、 13はコンタクト Viaをそれぞれ示す。なお、基板上配線 5、 8、 9、 10は、かならずし も、単一の配線層に属する配線でなくでもよい。例えば、接地電源に接続する基板 上配線 10及び正電源に接続する基板上配線 5は、第 2配線層に属し、入力端子に接

続する基板上配線 8及び出力端子に接続する基板上配線 9は、第 1配線層に属する ことであってもよレ、。

そして、 Pチャネル fin型 FET6のドレインと正電源に接続する基板上配線 5とがコン タクト vial3を介して接続されている。 Pチャネル fm型 FET6のソース、 Nチャネル fin型 FET7のドレイン、及び、出力端子に接続する基板上配線 9がコンタクト vial3を介して 接続されている。 Pチャネル fin型 FET6のゲート電極と Nチャネル fin型 FET7のゲート 電極とは、埋込配線 11とコンタクト vial3とを介して接続されている。埋込配線 11と入 力端子に接続する基板上配線 8とは、コンタクト vial3を介して接続されている。 Nチヤ ネル fin型 FET7のソースは、接地電源に接続する基板上配線 10と、コンタクト Via23を 介して、接続されている。

従って、 Pチャネル fin型 FET6と Nチャネル fm型 FET7とは、正電源と接地電源の間 に直列に接続されており、 not回路、すなわち、インバーター回路を形成している。図 2の上段の not回路は、入力端子で受けた論理信号と反転論理を有する論理信号を 出力端子より出力する。

図 2Aの上段の回路レイアウトでは、坦込配線 11と基板上配線 5、 8、 9、 10との層間 絶縁層は、 fm型 FET等の回路素子を含むこととなるため、基板上配線 5、 8、 9、 10を 形成する複数の配線層間の絶縁層よりも厚い。従って、埋込配線 11と基板上配線 5、 8、 9、 10間の配線容量は、基板上配線 5、 8、 9、 10を形成する複数の配線層間の配 線容量より、小さい。

図 2Aの下段の Not回路レイアウトにおいて、 15は正電源に接続する基板上配線、 16 は Pチャネル fin型 FET、 17は Nチャネル fm型 FET、 18は入力端子に接続する基板上 配線、 19は出力端子に接続する基板上配線、 20は接地電源に接続する基板上配線 、 21は埋込配線、 23はコンタクト Via、 24は配線接続領域をそれぞれ示す。なお、基 板上配線 15、 18、 19、 20は同一配線層に属するとはかぎらず、複数の配線層に属す ること力 Sあるのは、図 2Aの上段の回路レイアウトと同様である。

そして、各構成要素の接続関係は、図 2Aの上段の Not回路と同様である。また、図 2 Aの下段の Not回路の機能も、図 2Aの上段の Not回路の機能と同様である。ただし、 Pチャネル fln型 FET16のゲート電極と Nチャネル fm型 FET17のゲート電極とは、埋込 配線 21を介して接続されている力 S、コンタクト via23を介さず、埋込配線 21とそれぞれ の fm型 FETのゲート電極とは直接的に配線接続領域 24を介して接続している点で異 なる。また、埋込配線 21と基板上配線 19とが直交状態で交差するように、埋込配線 21 、 Pチャネル fin型 FET16のソースのコンタクト via23、及び、 Nチャネル fin型 FET17のド レインのコンタクト via23が配置されている点でも異なる。さらに、 Nチャネル fin型

FET17及び Pチャネル fm型 FET16と、埋込配線 21は自己整合的である点でも異なる 。従って、坦込配線と fm型 FETのゲート電極、及び、坦込配線と fin型 FETの fm領域と の位置合わせのための領域を省くことができる。また、坦込配線 21及び基板上配線 15、 18、 19、 20が直線的となり、ホトリソグラフィー技術によりパターンを形成する際に パターンの解像が容易となる。さらに、埋込配線 21と基板上配線 19が重なるように配 置が可能となる。そうすると、図 2Aの上段の Not回路のレイアウト面積に比較し、図 2 Aの下段の Not回路のレイアウト面積は縮小化される。

図 2Bの上段及び下段は、坦込配線と基板上の配線を回路要素の接続に使用した Nand回路の論理マクロセルのパターン例である。

図 2Bの上段の Nand回路のレイアウトにおいて、 25は正電源に接続する基板上配線 、 26、 33は Pチャネル fm型 FET、 27、 34は Nチャネル fm型 FET、 28は入力端子 1に接 続する基板上配線、 36は入力端子 2に接続する基板上配線、 29は出力端子に接続 する基板上配線、 30は接地電源に接続する基板上配線、 31、 35は坦込配線、 38は 基板上配線、 39はコンタクト Viaをそれぞれ示す。なお、基板上配線 25、 28、 36、 29、 30が同一配線層に属するとは限らず、複数の配線層に属することがある点は図 2Aの 上段の回路レイアウトと同様である。

そして、 Pチャネル fin型 FET26のドレインは、コンタクト Via39を介して、正電源に接 続する基板上配線 25と接続する。 Pチャネル fin型 FET26のソースは、コンタクト Via39 と出力端子に接続する基板上配線 29とを介して、 Nチャネル fin型 FET27のドレイン、 Pチャネル fln型 FET33のソースとに接続する。 Pチャネル fm型 FET26のゲート電極は 、坦込配線 31とコンタクト Via39を介して、 Nチャネル fm型 FET27のゲート電極、及び、 入力端子 1に接続する基板上配線 28とに接続する。 Pチャネル fin型 FET33のゲート 電極は、埋込配線 35及びコンタクト Via39を通じて、 Nチャネル fm型 FET34のゲート電 極及び入力端子 2に接続する基板上配線 36と接続する。 Pチャネル fin型 FET33のド レインは正電源に接続する基板上配線 25とコンタクト Via39を介して接続する。 Nチヤ ネル fin型 FET34のドレインは基板上配線 38とコンタクト Via39を介して、 Nチャネル fin 型 FET27のソースと接続する。 Nチャネル fm型 FET34のソースはコンタクト Via39を介 して接地電源に接続する基板上配線 30と接続する。

[0017] すなわち、 Pチャネル fin型 FET26、 33は、正電源に接続する基板上配線 25と Nチヤ ネル型 fin型 FET27のドレインとの間に並列に接続しており、 Nチャネル fin型 FET27、 34は、 Pチャネル fm型 FET26、 33のソースと接地電源に接続する基板上配線 30間に 直列に接続されている。従って、 Pチャネル fm型 FET26、 33と、 Nチャネル fin型 FET27 、 34は、いわゆる、 nand回路を構成する。また、図 2Bの上段の Nand回路は、入力端 子 1と、入力端子 2から入力された論理信号に対して、論理積の反転 (いわるゆ、 nand)を示す論理信号を、出力端子より出力する。

[0018] 図 2Bの下段の Nand回路において、 40は正電源に接続する基板上配線、 41、 48は Pチャネル fin型 FET、 42、 49は Nチャネル fm型 FET、 43は入力端子 1に接続する基板 上配線、 56は入力端子 2に接続する基板上配線、 44は出力端子に接続する基板上 配線、 45は接地電源に接続する基板上配線、 46、 50は埋込配線、 53は基板上配線 、 54はコンタクト Via、 55は配線接続領域をそれぞれ示す。そして、各構成要素の接 続関係は、図 2Bの上段の Nand回路と同様である。また、図 2Bの下段の Nand回路の 機能も、図 2Bの上段の Nand回路の機能と同様である。

[0019] ただし、 Pチャネル fm型 FET41のゲート電極と Nチャネル fm型 FET42のゲート電極と は、埋込配線 21を介して接続されているが、コンタクト Via54を介さず、埋込配線 21と それぞれの fin型 FETのゲート電極とは直接的に配線接続領域 55において接続して レ、る点で異なる。 Pチャネル fin型 FET48のゲート電極と Nチャネル fin型 FET49のゲー ト電極は、坦込配線 50を介して接続されていが、コンタクト Via54を介さず、坦込配線 50とそれぞれの fin型 FETのゲート電極とは直接的に配線接続領域 55において接続 している点で異なる。坦込配線 46と基板上層配線 47とが直交状態で交差するように、 坦込配線 46、 Pチャネル fin型 FET41のソースのコンタクト Via54、 Nチャネル fm型

FET42のドレインのコンタクト Via54、及び、 Pチヤネノレ fm型 FET48のソースのコンタクト Via54は配置されてレ、る点で異なる。

さらに、 Pチャネル fin型 FET41及び Nチャネル fm型 FET42と、坦込配線 46は自己整合 的である点で異なる。また、 Pチャネル fin型 FET48及び Nチャネル fin型 FET49と、坦 込配線 50は自己整合的である点で異なる。

[0020] 従って、坦込配線と fm型 FETのゲート電極、及び、坦込配線と fin型 FETの fm領域と の位置合わせのための領域を省くことができる。また、坦込配線 43、 50及び基板上配 線 40、 43、 44、 45、 53、 56が直線的となり、ホトリソグラフィー技術によりパターンを形 成する際にパターンの解像が容易となる。さらに、埋込配線 46と基板上配線 44が重 なるように配置が可能となる。そうすると、図 2Bの上段の Nand回路のレイアウト面積に 比較し、図 2Bの下段の Nand回路のレイアウト面積は縮小化されている。

[0021] 図 2Cの上段及び下段は、坦込配線と基板上の配線を回路要素の接続に使用した Nor回路の論理マクロセルのパターン例である。

図 2Cの上段の Nor回路において、 57aは正電源に接続する基板上配線、 57b, 63 は Pチャネル fin型 FET、 57c、 64は Nチャネル fin型 FET、 58は入力端子 1に接続する 基板上配線、 66は入力端子 2に接続する基板上配線、 59は出力端子に接続する基 板上配線、 60は接地電源に接続する基板上配線、 61、 65は埋込配線、 67は基板上 配線、 69はコンタクト Viaをそれぞれ示す。なお、基板上配線 57a、 58、 66、 59、 60、 67 が同一配線層に属するとは限らず、複数の配線層に属することがある点は図 2Aの上 段の回路レイアウトと同様である。

[0022] Pチャネル fm型 FET57bのドレインはコンタクト Via69を介して正電源に接続する基板 上配線 57aと接続されている。 Pチャネル fm型 FET57bのゲート電極は、埋込配線 61と コンタクト Via69を介して、 Nチャネル fin型 FET57Cのゲート電極及び入力端子 2に接 続する基板上配線 58と接続している。 Pチャネル fin型 FET57bのソースは、基板上配 線 67及びコンタクト Via69を介して、 Pチャネル fin型 FET63のドレインと接続されている 。 Pチャネル fin型 FET63のソースは、出力端子に接続する基板上配線 59及びコンタク ト Via69を介して Nチャネル fm型 FET57cのドレイン、及び、 Nチャネル fm型 FET64のド レインと接続している。 Pチャネル fin型 FET63のゲート電極は、埋込配線 65とコンタク ト Via69を介して、 Nチャネル fin型 FET64のゲート電極及び入力端子 2に接続する基

板上配線 66と接続してレ、る。 Nチャネル fin型 FET57のソース及び Nチャネル fin型 FET64のソースは接地電源に接続する基板上配線 60と接続している。すなわち、 N チャネル fin型 FET57及び Nチャネル fin型 FET64は、接地電源に接続する基板上配 線 60と Pチャネル fin型 FET63のソースの間に並列に接続している。また、 Pチャネル fin型 FET56及び Pチャネル fm型 FET63は、正電源に接続する基板上配線 55と Nチヤ ネル fin型 FET57及び Nチャネル fin型 FET64のドレインとの間に直列に接続している。 従って、 Nチャネル fm型 FET57、 Nチャネル fin型 FET64、 Pチャネル fm型 FET56、及 び、 Pチャネル fin型 FET63はいわゆる nor回路を構成している。そして、図 2Cの上段 の NOT回路は入力端子 1に接続する基板上配線 58と入力端子 2に接続する基板上配 線 66から入力された論理信号の論理和の反転信号を、出力端子より出力する。

[0023] 図 2Cの下段の Nor回路において、 70は正電源に接続する基板上配線、 71、 78は P チャネル fm型 FET、 72、 79は Nチャネル fm型 FET、 73は入力端子 1に接続する基板 上配線、 81は入力端子 2に接続する基板上配線、 74は出力端子に接続する基板上 配線、 75は接地電源に接続する基板上配線、 76、 80は埋込配線、 77は基板上配線 、 82は配線接続領域、 83はコンタクト Viaをそれぞれ示す。なお、基板上配線 70、 73、 81、 74、 75、 77が同一配線層に属するとは限らず、複数の配線層に属することがある 点は図 2Aの上段の回路レイアウトと同様である。

そして、各構成要素の接続関係は、図 2Cの上段の Nor回路と同様である。また、図 2Cの下段の Nor回路の機能も、図 2Cの上段の Nor回路の機能と同様である。

[0024] ただし、 Pチャネル fin型 FET71のゲート電極と Nチャネル fm型 FET72のゲート電極と は、埋込配線 76を介して接続されているが、コンタクト Via83を介さず、埋込配線 76と それぞれの fin型 FETのゲート電極とは直接的に配線接続領域 82において接続して いる。 Pチャネル fin型 FET78のゲート電極と Nチャネル fin型 FET79のゲート電極は、 坦込配線 80を介して接続されてレ、が、コンタクト Via83を介さず、坦込配線 80とそれぞ れの fm型 FETのゲート電極とは直接的に配線接続領域 82において接続している。埋 込配線 80と出力端子に接続する基板上配線 74とが直交状態で交差するように、坦込 配線 80、 Pチャネル fin型 FET78のソースのコンタクト Via83、 Nチャネル fm型 FET72の ドレインのコンタクト Via83、及び、 Nチャネル fin型 FET79のソースのコンタクト Via83は 配置されている。さらに、 Pチャネル fm型 FET71及び Nチャネル fin型 FET72と、埋込 配線 76は自己整合的である。また、 Pチャネル fin型 FET78及び Nチャネル fin型

FET79と、坦込配線 80は自己整合的である。

従って、坦込配線と fin型 FETのゲート電極、及び、埋込配線と fin型 FETの fin領域との 位置合わせのための領域を省くことができる。また、埋込配線 76、 80及び基板上配線 70、 73、 74、 75、 77、 81が直線的となり、ホトリソグラフィー技術によりパターンを形成 する際にパターンの解像が容易となる。さらに、埋込配線 80と基板上配線 74が重なる ように配置が可能となる。

従って、図 2Cの上段の Nor回路のレイアウト面積に比較し、図 2Cの下段の Nor回路 のレイアウト面積は縮小化されてレ、る。

実施例 1に係る、図 2A、図 2B、及び、図 2Cの上段に示した回路パターンによると、 坦込配線と基板上配線間の層間絶縁膜は、各 fin型 FETを含むため厚くなる。従って 、坦込配線と基板上配線間の容量は、基板上配線が属する配線層間の容量より、減 少する。そうすると、埋込配線と基板状配線とが近接するのをさける必要はない。 また、実施例 1に係る、図 2A、図 2B、及び、図 2Cの下段に示した回路パターンに よると坦込配線が、各 fin型 FETの fin領域 (支持基板上に形成されたシリコンの立体独 立領域)と自己整合的に形成されているため、 fin領域と坦込配線との位置合わせ領 域の確保が不要である。

また、坦込配線が配線されている方向が揃えられており、基板上配線が直線的とな るように、各 fm型 FETのコンタクト viaが配置されている。従って、各基板上配線パター ンの形成において、パターンの解像が容易となる。そうすると、基板上配線パターン の間隔を狭めることができる。

さらに、埋込配線の配線方向と基板条配線とが直交し、かつ、埋込配線と基板上配 線が交差する部分があるように、坦込配線と基板上配線が配置されている。従って、 配線の重畳的な配置が可能となる。

以上のことより、実施例 1に係る、図 2A、図 2B、及び、図 2Cに示した回路パターン によれば、論理マクロセルの縮小化が図れる。

実施例 2

[0026] (Fin型 FETを用いた SRAMマクロセル)

図 3は、 fin型 FETを回路要素に有する、実施例 2に係る SRAMの記憶回路をセルイ匕 した SRAMマクロセルの回路レイアウトを示す図である。そして、図 3A、図 3B、図 3C 、及び、図 3Dから構成されている。

図 3Aは、 SRAM記憶素子の一部を示した回路である。図 3Aの SRAM記憶素子の一 部において、 85、 86はインバーター、 87は入力端子、 88は出力端子を、それぞれ示 す。そして、一方のインバーターは、入力端子 87から入力された論理信号を反転増 幅し、出力端子から出力信号を出力する。また、他方のインバーターは、出力端子か らの反転論理を有する論理信号を、さらに、反転増幅して、入力端子 87側へフィード バックを力ける。すなわち、入力端子 87からの論理信号の論理を、 SRAM記憶素子の 一部は記憶する機能を有する。

[0027] 図 3Bは、図 3Aの SRAM記憶素子の一部を構成する fin型 FETと、その fin型 FETを接 続する埋込配線及び基板上配線とを含む回路レイアウトを示した図である。図 3Bに おいて、 90は正電源に接続する基板上配線、 91、 93は Pチャネル fin型 FET、 92、 94 は Nチャネル fin型 FET、 95、 96は坦込配線、 97は接地電源に接続する基板上配線、 98は入力端子に接続する基板上配線、 99は出力端子に接続する基板上配線、 100 はコンタクト Viaをそれぞれ示す。

なお、上記の基板上配線 90、 97、 98、 99はかならずしも、 1層の配線層から構成され ている必要はない。例えば、入力端子に接続する基板上配線 98及び出力端子に接 続する基板上配線 99は第 1層目の基板上配線、正電源に接続する基板上配線 90及 び接地電源に接続する基板上配線 97は第 2層目の基板上配線というように複数の配 線層力構成されていてもよい。

そして、 Pチャネル fin型 FET91のゲート電極は、埋込配線 95とコンタクト vialOOを介し て Nチャネル fm型 FET92のゲート電極と接続し、坦込配線 95、入力端子に接続する 基板上配線 98、及び、コンタクト vialOOを介して、 Pチャネル fin型 FET93のソース、及 び、 Nチャネル fin型 FET94のドレインに接続している。 Pチャネル fin型 FET91のドレイ ンは正電源に接続する基板上配線 90と接続してレ、る。 Pチャネル fin型 FET91のソー スは、出力端子に接続する基板上配線 99及びコンタクト vialOOを介して、 Nチャネル

fin型 FET92のドレインと接続し、出力端子に接続する基板上配線 99、埋込配線 96、 及び、コンタクト vialOOを介して、 Pチャネル fin型 FET93のゲート電極及び Nチャネル fin型 FET94のゲート電極と接続する。 Pチャネル fin型 FET93のドレインは、コンタクト vialOOを介して、正電源に接続する基板上配線 90と接続する。 Nチャネル fin型

FET94のソースはコンタクト vialOOを介して接地電源に接続する基板上配線 97と接続 する。 Nチャネル fm型 FET92のソースはコンタクト vialOOを介して接地電源に接続す る基板上配線 97と接続する。

[0028] 従って、 Pチャネル fin型 FET91と Nチャネル fm型 FET92とは、正電源と接地電源の 間に直列に接続されており、 not回路、すなわち、インバーター回路を形成している。

Pチャネル fln型 FET93と Nチャネル fin型 FET94とは、正電源と接地電源の間に直列に 接続されており、 not回路、すなわち、インバーター回路を形成している。その結果、 図 3Aで説明したように、回路全体では、 SRAMの記憶素子の一部と同様な機能を有 する。

ここで、図 3Bの回路レイアウトにおいて、 fin型 FET等の回路素子を含むこととなるた め、坦込配線 95、 96と基板上配線 90、 97、 98、 99との層間絶縁層は、基板上配線 90、 97、 98、 99を構成する複数の配線層間の絶縁層よりも厚い。従って、埋込配線 95、 96 と基板上配線 90、 97、 98、 99間の配線容量は、基板上配線 90、 97、 98、 99を形成する 複数の配線層間の配線容量より、小さレ、。

[0029] 図 3Cは、図 3Aの SRAM記憶素子の一部を構成する fm型 FETと、その fm型 FETを接 続する埋込配線及び基板上配線とを含む回路レイアウトを示した図である点は、図 3 Bと同様である力坦込配線の一部のパターンを fin型 FETの fin領域と自己整合的に 形成した点、及び、 fm型 FETのゲート電極と坦込配線の接続をコンタクト viaを介さず 接続する点で異なる回路レイアウトである。

[0030] 図 3Cにおいて、 105は正電源に接続する基板上配線、 106、 107は Pチャネル fm型 FET、 108、 109は Nチャネル fin型 FET、 110は接地電源に接続する基板上配線、 111 は出力端子に接続する基板上配線、 112は入力端子に接続する基板上配線、 113は コンタク Via、 114は配線接続領域、 115、 116、 117、 118は坦込配線をそれぞれ示す。 なお、基板上配線 105、 110、 111、 112は複数の基板上配線層に属するとする点は、

図 3Bの回路レイアウトと同様である。

そして、 Pチャネル fin型 FET106のドレインはコンタクト vial 13を介して正電源に接続 する基板上配線 105と接続している。 Pチャネル fin型 FET106のゲート電極は、埋込配 線 115を介して、 Nチャネル fm型 FET108のゲート電極の一方の端と接続している。 N チャネル fin型 FET108の他方の端は、埋込配線 117、入力端子に接続する基板上配 線 112、及び、コンタクト vial 13を介して、 Pチャネル fin型 FET107のソース及び Nチヤ ネル fin型 FET109のドレインと接続している。 Pチャネル fm型 FET106のソースは、出力 端子に接続する基板上配線 111を介して、 Nチャネル fm型 FET108のドレインと接続し 、さらに、出力端子に接続する基板上配線 111、コンタクト via、及び、埋込配線 116を 介して、 Pチャネル fin型 FET107のゲート電極の一方の端に接続する。 Pチャネル fin 型 FET107のゲート電極の他方の端は、坦込配線 118を介して、 Nチャネル fm型

FET109のゲート電極に接続する。 Pチャネル fm型 FET107のドレインはコンタクト viaを 介して正電源に接続する基板上配線 105と接続する。 Nチャネル fm型 FET108のソー スはコンタクト viaを介して、接地電源に接続する基板上配線 110と接続する。 Nチヤネ ノレ fin型 FET109のソースはコンタクト viaを介して、接地電源に接続する基板上配線 110と接続する。

[0031] 図 3Cの回路レイアウトでは、埋込配線の一部のパターンを fm型 FETの fin領域と自 己整合的に形成したため、 fm型 FETと埋込配線の間隔を縮小できる。

また、 fin型 FETのゲート電極と坦込配線の接続に際して、コンタクト viaを介さず接続 したため、位置合わせ領域のうち、 fm型 FETのゲート電極とコンタクト via、及び、埋込 配線とコンタクト viaの位置合わせ領域を省略することができる。

さらに、埋込配線と fin型 FETの fin領域を一方向へ揃え、かつ、基板上配線が直線 的となるように、コンタクト viaを並べたため、ホトリソグラフィ一により、パターンを形成 する際に、パターンの解像度があがる。その結果、パターン間の間隔を縮小すること ができる。

従って、図 3Bの回路レイアウトに比較して、レイアウト面積を縮小することができる。

[0032] 図 3Dは、図 3Aの SRAM記憶素子の一部を構成する fm型 FETと、その fm型 FETを 接続する埋込配線及び基板上配線とを含む回路レイアウトを示した図である点は、

図 3Bと同様であるが、坦込配線のパターンを fin型 FETの fin領域と自己整合的に形 成した点、及び、 fm型 FETのゲート電極と坦込配線の接続するに際してコンタクト via を介さず接続する点で異なる回路レイアウトである。また、図 3Cの回路レイアウトを比 較した場合には、坦込配線のパターンの全部を fin型 FETの fin領域と自己整合的に 形成した点で異なる。

図 3Dにおいて、 120は正電源に接続する基板上配線、 121、 122は Pチャネル fin型 FET、 123、 124は Nチャネル fin型 FET、 125は接地電源に接続する基板上配線、 126 は出力端子に接続する基板上配線、 127は入力端子に接続する基板上配線、 128は コンタクト Via、 129は配線接続領域、 130、 131は坦込配線をそれぞれ示す。なお、基 板上配線 120、 125、 126、 127は複数の基板上配線層に属するとする点は、図 3Bの 回路レイアウトと同様である。

そして、図 3Dにおいて、各 fm型 FETのゲート電極、各 fin型 FETのソース、各 fin型 FETのドレイン、入力端子、及び、出力端子を接続する、埋込配線及び基板上配線 の接続関係は、図 3Bにおける接続関係と同様である。ただし、各 fm型 FET121、 122 、 123、 124のゲート電極と坦込配線 130、 131の接続が、コンタクト vial28を介さず、酉己 線接続領域 129における直接的な接続で、行われている点で異なる。また、各 fm型 FETの fm領域に対して埋め込み配線 130、 131が自己整合的に形成されている点で 異なる。さらに、出力端子に接続する基板上配線 126及び入力端子に接続する基板 上配線 127が直線となるように、ンタクト Vial28は配置されている点でも異なる。加えて 、坦込配線 130と出力端子に接続する基板上配線 126とが交差するように配置されて おり、坦込配線 131と入力端子に接続する基板上配線 127が交差するように配置され ている点で異なる。

なお、 Pチャネル fin型 FET121と Nチャネル fm型 FET123とがインバーターを構成し、 Pチャネル fln型 FET122と Nチャネル fin型 FET124とがインバーターを構成することは 図 3Bと同様である。また、 Pチャネル fin型 FET121、 122、及び、 Nチャネル fin型

FET123、 124が、 SRAM記憶素子の一部を構成する点も同様である。

実施例 2に係る、図 3B、図 3C、及び、図 3Dに示した回路パターンによると、坦込 配線と基板上配線間の層間絶縁膜は、各 fin型 FETを含むため厚くなる。従って、埋

込配線と基板上配線間の容量は、基板上配線が属する基板上配線層間の容量より 、減少する。そうすると、埋込配線と基板状配線とが近接するのをさける必要はない。 また、実施例 2に係る、図 3C、及び、図 3Dに示した回路パターンによると埋込配線 が、各 fin型 FETの fm領域 (支持基板上に形成されたシリコンの立体独立領域)と自己 整合的に形成されてレ、るため、 fm領域と埋込配線との位置合わせ領域の確保が不 要である。

また、坦込配線の配線されている方向が揃えられており、基板上配線が直線的とな るように、各 fm型 FETのコンタクト via位置が配置されている。従って、各パターンの形 成において、パターンの解像が容易となる。そうすると、基板上配線の配線パターン の間隔を狭めることができる。

さらに、埋込配線の配線方向と基板条配線とが直交し、かつ、埋込配線と基板上配 線が交差する部分があるように、坦込配線と基板上配線が配置されている。従って、 配線が、重畳的に配置される。

以上のことより、実施例 2に係る、図 3B、図 3C、及び、図 3Dに示した回路パターン によれば、論理マクロセルの縮小化が図れる。

実施例 3

[0034] (fm型 FETを用レ、、かつ、コンタクト viaにシェアードコンタクトを用いた SRAMマクロセル )

図 4は、 fm型 FETを回路要素として有し、シュエアードコンタクトを用いたことを特徴 とする、実施例 3に係る SRAMの記憶回路をセル化した SRAMマクロセルの回路レイァ ゥトを示す図である。そして、図 4A、図 4B、図 4C、及び、図 4Dから構成されている。 図 4Aは、 SRAM記憶素子の一部を示した回路である。図 4Aの SRAM記憶素子の一 部において、 130、 131はインバーター、 132は入力端子、 133は出力端子に接続する 基板上配線をそれぞれ示す。

そして、図 4Aの、 SRAM記憶素子の一部を示した回路の動作、及び、機能は図 3A の SRAM記憶素子の一部を示した回路と同様である。

[0035] 図 4Bは、図 4Aの SRAM記憶素子の一部を構成する fm型 FETと、その fin型 FETを接 続する埋込配線及び基板上配線とを含む回路レイアウトであり、その一部にシェア一

ドコンタクトを用いたことを特徴とする回路レイアウトを示した図である。

図 3Cと同様、埋込配線の一部のパターンを fm型 FETの fm領域と自己整合的に形 成した点、及び、 fm型 FETのゲート電極と坦込配線の接続に際して、コンタクト viaを 介さず接続する点で特徴を有する回路レイアウトであり、さらに、シェアードコンタクト を用いたことを特徴とする回路レイアウトである。

[0036] 図 4Bにおいて、 135は正電源に接続する基板上配線、 136、 137は Pチャネル fin型 FET、 138、 139は Nチャネル fin型 FET、 140は接地電源に接続する基板上配線、 141 は出力端子に接続する基板上配線、 142は入力端子に接続する基板上配線、 143は コンタクト Via、 144は配線接続領域、 145、 146、 147、 148は埋込配線、 149はシェア一 ドコンタクトをそれぞれ示す。なお、上記の基板上配線 135、 140、 141、 142はかならず しも、 1層の配線層力構成されている必要はない。例えば、入力端子に接続する基 板上配線 142及び出力端子に接続する基板上配線 141は第 1層目の基板上配線、正 電源に接続する基板上配線 135及び接地電源に接続する基板上配線 140は第 2層目 の基板上配線というように複数の配線層力構成されていてもよい。

[0037] 図 4Bにおレ、て、各 fm型 FET、各電源、及び、各端子を、埋込配線及び基板上配線 等で接続することは、図 3Cと同様である。ただし、 Nチャネル fm型 FET138のドレイン と坦込配線 146とを出力端子に接続する基板上配線 141を介して行う場合に、坦込配 線 146と Nチャネル fm型 FET138のドレインとが近接しているため、シェアードコンタクト 149を用いて、出力端子に接続する基板上配線 141との接続を図っている点で異なる 。また、 Pチャネル fm型 FET137のソースと埋込配線 147とを入力端子に接続する基板 上配線 142を介して行う場合に、坦込配線 147と Pチャネル fin型 FET137のドレインとが 近接しているため、シェアードコンタクト 149を用いて、入力端子に接続する基板上配 線 142との接続を図っている点でも異なる。ここで、シェアードコンタクトとは、同一の 配線パターンに対して 2以上のパターンが接続する場合に、同一の配線パターンと 一方のパターンのコンタクト via位置と、同一の配線パターンと他方のパターンのコン タクト via位置とを近接させ、連結させて、一つのコンタクト viaとしたものをいう。すなわ ち、シェアードコンタクトの一部において、同一の配線パターンと一方のパターンが接 続し、さらに、残りのシェアードコンタクトの部分において、同一の配線と他方のパタ

ーンが接続する形態となる。

[0038] 従って、コンタクト via間の最小間隔の取得のための領域を削減することができる。例 えば、図 4Bでは、通常では、坦込配線 146上のコンタクト viaと Nチャネル fm型 FET138 のドレイン上のコンタクト viaが必要である力上記の 2つのコンタクト viaを連結してシヱ ァードコンタクトとすることにより、コンタクト via間に必要な領域を削減できるとともに、 Nチャネル fm型 FETのドレインと埋込配線 146との間隔も狭めることができる。従って、 図 3Cの回路レイアウトに比較して、さらに、回路レイアウト面積を縮小することができ る。

[0039] 図 4Cは、 SRAM記憶素子を示した回路である。図 4Cの SRAM記憶素子において、

152、 153は信号線、 154、 155はインバーター、 156、 157は転送ゲートトランジスタ、 158は入力端子、 159は出力端子をそれぞれ示す。

[0040] そして、図 4Cの SRAM記憶素子は、図 4Aの SRAM記憶素子の一部を示す回路に、 転送ゲートトランジスタ 156、 157が追加された構成となっている。また、図 4Cの、 SRAM記憶素子を示した回路の動作、及び、機能において、図 4Aの SRAM記憶素子 の一部を示した回路と同様な構成をとる、インバーター 154、 155の部分は、図 4Aと同 様な操作、機能を有する。

[0041] 一方、図 4Cの SRAM記憶素子を示した回路の転送ゲートトランジスタ 156は、インバ 一ター 154、 155の部分に記憶される論理信号を、入力端子 158から、受け取るか否か を信号線 152の論理により、選択する機能を有する。すなわち、転送ゲートトランジス タ 156のゲート電極に、論理値 'H'の電位が印加されると、図 4Cの SRAM記憶素子を 示した回路は、入力信号を、受け入れる。また、転送ゲートトランジスタ 156のゲート電 極に、論理値' L'の電位が印加されると、図 4Cの SRAM記憶素子を示した回路は、入 力信号を、受け入れなレ、。一方、図 4Cの SRAM記憶素子を示した回路の転送ゲート トランジスタ 157は、インバーター 154、 155の部分に記憶される論理信号を、出力する か否力、を信号 153の論理により、選択する。すなわち、転送ゲートトランジスタ 158のゲ ート電極に、論理値 'H'の電位が印加されると、図 4Cの SRAM記憶素子を示した回路 は、出力信号を、出力する。また、転送ゲートトランジスタ 157のゲート電極に、論理値 'L'の電位が印加されると、図 4Cの SRAM記憶素子を示した回路は、出力信号を、出

力しない。

[0042] 図 4Dは、図 4Cの SRAM記憶素子を構成する fin型 FETと、その fm型 FETを接続する 坦込配線及び基板上配線とを含む回路レイアウトであり、その一部にシェアードコン タクトを用いたことを特徴とする回路レイアウトを示した図である。

図 4Dにおいて、 160は正電源に接続する基板上配線、 161、 162は Pチャネル fin型 FET、 163、 164、 165、 166は Nチャネル fm型 FET、 167は接地電源に接続する基板上 配線、 168は出力端子に接続する基板上配線、 169は入力端子に接続する基板上配 線、 170、 171は基板上配線、 172、 173は埋込配線、 174はコンタクト Via、 175はシェア ードコンタクト、 176は配線接続領域、 177、 178は信号線に接続する基板上配線をそ れぞれ示す。なお、基板上配線 160、 167、 168、 169、 170、 171は、一の配線層から構 成されてレ、る必要はなく、複数の配線層により構成されてレ、てもよレ、。

[0043] そして、 Pチャネル fin型 FET161のドレインはコンタクト vial74を介して正電源に接続 する基板上配線 160と接続している。 Pチャネル fm型 FET161のソースは、シェアード コンタクト 175において、基板上配線 170によって、 Nチャネル fm型 FET164のドレイン と接続されている。また、 Pチャネル fin型 FET161のソースは、基板上配線 170によって 、コンタクト vial74を介して、 Nチャネル fm型 FET165のドレインと接続している。さらに 、 Pチャネル fm型 FET161のソースは、基板上配線 170及び坦込配線 173により、シェ ァードコンタクト 175、コンタクト vial74、及び、配線接続領域 176を介して、 Pチャネル fin型 FET162のゲート電極及び Nチャネル fin型 FET166のゲート電極と接続している。

Pチャネル fin型 FET161のゲート電極は、埋込配線 172により、配線接続領域 176を介 して Nチャネル fm型 FET165のゲート電極と接続されている。また、 Pチャネル fm型 FET161のゲート電極は、坦込配線 172及び基板上配線 171により、配線接続領域 176 、コンタクト vial74を介して Pチャネル fin型 FET162のソースと接続している。さらに、 P チャネル fin型 FET161のゲート電極は、埋込配線 172及び基板上配線 171により、酉己 線接続領域 176、コンタクト vial74、及び、シェアードコンタクト 175を介して Nチャネル fin型 FET166のドレイン及び Nチャネル fm型 FET163のソースと接続している。

[0044] Nチャネル fin型 FET164のソースは入力端子 168へコンタクト vial74を介して接続し ている。 Nチャネル fin型 FET165、 166のソースは、コンタクト vial74を介して接地電源 に接続する基板上配線 167と接続している。 Pチャネル fin型 FET162のドレインはコン タクト vial74を介して正電源に接続する基板上配線 160へ接続している。 Nチャネル fin型 FET163のドレインはコンタクト vial74を介して出力端子へ接続する基板上配線 168へ接続している。 Nチャネル fm型 FET163のゲート電極は信号線へ接続する基板 上配線 178へ接続している。また、 Nチャネル fm型 FET164のゲート電極は信号線へ 接続する基板上配線 177へ接続してレ、る。

シェアードコンタクト 175を使用することにより、通常のコンタクト vial74を 2つ並べるた めの間隔をとる必要はないため、 Nチャネル fm型 FET164と Pチャネル fin型 FET161の 間隔をさらに縮小することができる。また、同様に、シェアードコンタクト 175を使用する ことにより、 Nチャネル fin型 FET163と Nチャネル fm型 FET166との間隔もさらに縮小す ること力 Sできる。従って、シェアードコンタクト 175を使用することにより、 SRAM記憶素 子の回路レイアウトを縮小することができる。

実施例 4

[0045] (Fin型 FETを用いた、論理マクロセル又は SRAMマクロセルの製造工程)

図 5、図 6、図 7、図 8、図 9、図 10、及び、図 11を用いて、実施例 4として、実施例 1、 2、及び、 3に示した論理マクロセル又は SRAMマクロセルの製造工程を示す。

図 5は、論理マクロセル又は SRAMマクロセルの製造工程のフローチャートを示した ものである。

[0046] 図 5において、 180は fin領域形成工程、 181は fm領域、 182は絶縁支持基板、 183は 溝形成工程、 184は埋込配線用の溝、 185はシリコン ·ゲルマニウム (SiGe)坦込工程、 186はシリコン.ゲルマニウム (SiGe)、 187はゲート電極形成工程、 188はポリシリコン (P-Si)層、 189は坦込配線工程、 190は空洞、 191はメタル (金属)、 192は基板上配線 形成工程をそれぞれ示す。

[0047] そして、図 5のフローチャートは、論理マクロセル又は SRAMマクロセルの製造工程 は fm領域形成工程 180、溝形成工程 183、シリコン.ゲルマニウム(SiGe)埋込工程 185 、ゲート電極形成工程 187、埋込配線工程 189、及び、基板上配線形成工程 192から なることを示す。

[0048] fm領域形成工程 180は、絶縁支持基板 182の上に、半導体からなる立体領域である

fin領域 181を形成する工程である。なお、上記の半導体は、シリコン (Si)であることが 望ましレ、。また、上記の絶縁支持基板 182は SOI(Silicon on insulator)が望ましぐ絶縁 部分はシリコン酸化膜であることが望ましい。溝形成工程 183は、絶縁支持基板 182に 坦込配線用の溝 184を形成する工程である。 SiGe坦込工程 185は、絶縁支持基板 182 中の埋込配線用の溝 184にシリコン 'ゲルマニウム (SiGe)186を埋め込む工程である。

[0049] ゲート電極形成工程は、例えば、ポリシリコン (P-SD188等の導電性の材料により、 fm 型 FETのゲート電極を形成する工程である。埋込配線工程を行うには、複数の種類 の手順が考えられるが、以下に第 1の手順を示す。まず、ゲート電極の上に絶縁膜を 堆積する。次に、溝に坦め込まれたシリコン 'ゲルマニウムに対して、コンタクト viaを形 成し、メタル (金属) 191を堆積させて、コンタクトをとる。次に、熱処理をして、熱処理に よる、シリコンと金属の置換現象を利用して埋込配線を形成する。なお、シリコンと金 属の置換に使用される金属には、アルミニウム (A1)が望ましい。また、埋込配線工程 の第 2の手順は以下である。まず、シリコン.ゲルマニウム (SiGe)186を坦込配線用の 溝 184から選択的に除去する。次に、埋込配線用の溝 184を空洞 190とし、その後、メ タル (金属) 191を埋め込むことによって行う。なお、上記の金属には、タングステンお) が望ましい。

[0050] 基板上配線形成工程 192は、埋込配線工程 189を第 1の手順で行った場合は、シリ コンと金属の置換に使用したメタル (金属)層をそのまま残し、メタル (金属)層上にレジ ストパターンにより配線パターンを形成し、エッチングにより配線を形成する。一方、 坦込配線工程 189を第 2の手順で行った場合は、基板上配線形成工程 192において 、まず、絶縁層を形成し、埋込配線等に対してコンタクト viaを形成し、その後、メタル( 金属) 191を堆積した後、レジストパターンにより配線パターンを形成し、エッチングに より配線を形成する。なお、基板上配線は、一の配線層のみで形成されるとは限らな レ、。また、基板上配線に使用される金属には、アルミニウム (Al)、タングステン (W)等が 望ましい。

[0051] 図 6は、図 6A、図 6B、図 6C、図 6D、図 6E、及び、図 6F力、ら構成されており、 fin型 領域形成工程の詳細な製造工程を示した図である。また、図 6は、図 2Aの A— B間の 断面を示した図である。

図 6において、 195はシリコン酸化膜 (Si02)層、 196はシリコンの単結晶層、 197はシリ コン酸化膜 (Si02)層、 198はポリシリコン (P-Si)層、 199はレジストパターン、 200はポリ シリコンの孤立領域、 201はシリコン酸化膜 (Si02)の層間絶縁膜、 202はシリコン酸化 膜のサイドウォール、 203はシリコン酸化層の孤立領域をそれぞれ示す。

[0052] 図 6Aは、シリコン酸化膜層 195及びシリコンの単結晶層 196を含む S〇I基板の上に 、シリコン酸化膜 197及びポリシリコン (P_Si)層 198を、 CVD(chemical vapor deposition) 法により、堆積したところを示した図である。なお、 S〇I基板は、シリコン基板の上にシ リコン酸化層を形成し、さらに、シリコン酸化層上にシリコン基板を張り付けて作成し たものである。従って、シリコンの単結晶層が、シリコン酸化膜を挟んだ構造となって いる。また、 S〇I基板において、回路素子を形成する側のシリコンの単結晶層は、研 磨等により、その反対側のシリコン単結晶側と比較して、薄くなつている。すなわち、 図 6Aには、シリコンの単結晶層の内、回路素子を形成する側のシリコンの単結晶層 196及びシンリコン酸化膜 195が示されている。ここで、 SOI基板中のシリコン酸化膜層 195の厚さは、 70nm以上であって、 lOOnm程度が望ましい。また、シリコンの単結晶層 196の厚さは 30nm程度が望ましレ、。さらに、シリコン酸化膜 197は 10nm程度、ポリシリ コン (P-Si)層 198の厚さは 30nm程度が望ましい。

[0053] 図 6Bは、ポリシリコン (P-Si)層 198の上にレジストを塗布し、ホトリソグラフィー技術に より、レジストパターン 199を作成したところを示した図である。レジストパターン 199の 幅は、 fm型 FETの fm領域の間隔を決めることになるため、 80nmから 150nm程度である ことが望ましい。

[0054] 図 6Cは、レジストパターン 199をエッチングマスクに、ポリシリコン (P_Si)層 198を異方 性のエッチングし、ポリシリコンの孤立領域 200が得られたところである。レジストパタ ーン 199の幅と同様、ポリシリコンの孤立領域 200の幅は、 80nmから 150nm程度である 。また、ポリシリコンの孤立領域 200の高さは 20nmから 30nm程度が望ましい。のちに、 ポリシリコンの孤立領域 200の側壁に作成する、シリコン酸化膜のサイドウォール 202 の幅を 20nmから 30nm程度とするためである。

[0055] 図 6Dは、ポリシリコンの孤立領域 200及びシリコン酸化膜 197の上にシリコン酸化膜 (Si02)の層間絶縁膜 201を、 CVD法により堆積したところを示した図である。シリコン

酸化膜 (Si02)の層間絶縁膜 201の厚さは、シリコン酸化膜のサイドウォール 202の幅 を 20nmから 30nm程度とするため、 50nmから lOOnm程度とすることが望ましい。

[0056] 図 6Eは、シリコン酸化膜 (Si02)の層間絶縁膜 201を異方性エッチングすることにより 、シリコン酸化膜のサイドウォール 202を作成したところを示した図である。シリコン酸 化膜のサイドウォール 202の幅は、後に、 fin型 FETの fin領域の幅を決定することとな るため、 20nmから 30nm程度とすることが望ましい。

[0057] 図 6Fは、ポリシリコンの孤立領域 200を等方性のエッチングにより除去し、シリコン酸 化膜のサイドウォール 202をエッチングマスクにシリコン酸化膜 (Si02)層 197を異方性 エッチングにより、シリコン酸化層の孤立領域 203を形成したところを示した図である。 その後、シリコン酸化層の孤立領域 203をエッチングマスクに、シリコンの単結晶層 196を異方性エッチングし、 fin型 FETの fin領域を形成する。

[0058] 図 7は、図 7G、図 7H、図 71、図 7J、図 7K、及び、図 7L力、ら構成されており、埋込 配線用の溝形成工程の詳細を示した図である。また、図 7は、図 2Αの Α— Β間の断面 を示した図である。

図 7において、 195はシリコン酸化膜 (Si02)層、 202はシリコン酸化膜のサイドウォー ノレ、 203はシリコン酸化層の孤立領域、 204はシリコンの立体的な孤立領域、すなわち 、 fm型 FETの fm領域、 205はシリコン酸化膜層、 206はシリコン酸化膜のサイドウォー ノレ、 207はレジストパターン、 208は埋込配線用の溝、 209はシリコン 'ゲルマニウム (SiGe)層をそれぞれ示す。

[0059] 図 7Gは、図 6Fの工程を終了した後、シリコン酸化膜のサイドウォール 202、及び、 シリコン酸化層の孤立領域 203をエッチングマスクにシリコンの単結晶層を、異方性ェ ツチングして、 fm領域 204を得たところを示した図である。ここで、図 6Dおいて説明し たように、シリコン酸化膜のサイドウォール 202の幅を 20nmから 30nm程度としたこと力 ら、 fm領域 204の幅もほぼ 20nmから 30nm程度となる。また、シリコン単結晶の厚さが 30nm程度であったことから、 fm領域 204の高さは 30nm程度となる。

[0060] 図 7Hは、図 7の工程を終了した後、シリコン酸化膜のサイドウォール 202を等方性 エッチングにより、除去したところを示す図である。

[0061] 図 71は、図 7Hの工程を終了した後、シリコン酸化膜 205を堆積したところを示した 図である。そして、シリコン酸化膜 205の幅は 40nmから 60nm程度であることが望ましい 。後に形成するシリコン酸化膜のサイドウォール 206の幅を 20nmから 30nm程度とする ためである。

[0062] 図 7Jは、図 71の工程を終了した後、シリコン酸化膜 205を異方性エッチングして、シ リコン酸化膜のサイドウォール 206を形成したところを示した図である。また、シリコン 酸化膜のサイドウォール 206を形成した後、レジストを塗布し、ホトリソグラフィー技術 により、レジストパターン 207を形成したところを示した図である。レジストパターン 207 間の間隔、すなわち、レジストパターン 207の開口は、 fin領域 204間の間隔よりは広く 、レジストパターン 207の端は、 fm領域 204の上部に位置する。

[0063] 図 7Kは、図 7Jの工程を終了後において、異方性エッチングを行ない、支持基板の シリコン酸化膜層 195に埋込配線用の溝 208を形成し、レジストパターン 207を除去し たところを示す図である。 fin領域 204間隔は 80nmから 150nm程度であることから、シリ コン酸化膜のサイドウォール 206の幅が 20nmから 30nm程度であることを考慮すると、 坦込配線用の溝 208の幅は 40nmから 90nm程度となる。また、埋込配線用の溝 208は 坦込配線用のメタル (金属)を溝に坦め込むこと考慮して、 50nm以下が望ましい。

[0064] 図 7Lは、図 7Kの工程終了後に、坦込配線用の溝 208にシリコン.ゲルマニウム

(SiGe)を埋め込むため、シリコン ·ゲルマニウム (SiGe)層 209を CVD法により堆積したと ころを示した図である。シリコン 'ゲルマニウム (SiGe)層の厚さは、坦込配線用の溝 208 にシリコン.ゲルマニウム (SiGe)を坦め込むことを目的としているため、 75nmから lOOnm 程度であることが望ましい。なお、後に、埋込配線用の溝 208には、メタル (金属)を埋 め込むことになることから、メタル (金属)の拡散を防止するため、シリコン窒化膜を lnm 力 5nm程度堆積した後に、シリコン 'ゲルマニウム (SiGe)層 209を堆積することが望ま しい。ただし、メタル (金属)を溝に坦め込んだ後に、メタル (金属)の拡散がおこる程、 高い熱処理が加わらない場合には、シリコン窒化膜の堆積を省略することもできる。 なお、シリコン窒化膜は、薄いため、以下、図示はしない。

ところで、埋込材料としてシリコン 'ゲルマニウム (SiGe)を用いたのは、シリコン'ゲノレ マニウム (SiGe)が、等方性エッチングを行う場合に、 fin領域 204又はゲート電極を構成 するシリコン (Si)又はポリシリコン (P-Si)に対して、選択性を有するからである。なお、選 択性が必要なのは、 fm領域 204又はゲート電極は、シリコン酸化 (Si02)膜のサイドゥォ ール 206又はシリコン酸化膜 (Si02)膜層等により覆われている力シリコン酸化 (Si02) 膜のサイドウォール 206等の形成工程の性質上、確実にシリコン (Si)部分のすべてを 覆っているとは限らないからである。

[0065] 図 8は、図 8M、図 8N、図 80、図 8P、図 8Q、及び、図 8Rから構成されており、坦 込配線用の溝形成工程の詳細を示した図である。また、図 8は、図 2Aの A— B間の断 面を示した図である。

図 8において、 195はシリコン酸化膜 (Si02)層、 203はシリコン酸化層の孤立領域、 204はシリコンの立体的な孤立領域、すなわち、 fm型 FETの fm領域、 206はシリコン酸 化膜のサイドウォール、 209はシリコン 'ゲルマニウム (SiGe)層、 210はポリシリコン (P-Si)層、 211はシリコン酸化膜、 212はレジストパターン、 213は fin型 FETのゲート電 極をそれぞれ示す。

[0066] 図 8Mは、図 7Lのシリコン.ゲルマニウム (SiGe)層 209を、 fm領域の上部のところで、 平坦化したところを示した図である。ここで、シリコン 'ゲルマニウム (SiGe)層 209の平 坦化を行うには、例えば、 CMP(chemical mechanical polishing)プロセス、すなわち、 化学的、及び、機械的研磨工程を行うことにより達成することができる。

[0067] 図 8Nは、図 8Mの工程を終了した後、等方的なエッチングを、シリコン 'ゲルマニウ ム (SiGe)層 209に対して行ったところを示した図である。等方性のエッチングを一定時 間行うことにより、埋込配線用の溝以外の部分のシリコン 'ゲルマニウム (SiGe)層 209を 除去することができる。なお、図 7Lの工程で、拡散防止膜として、シリコン窒化膜を堆 積させた場合には、シリコン 'ゲルマニウム (SiGe)層 209の除去後に、等方性のエッチ ングにて、坦込配線用の溝以外のシリコン窒化膜を除去する。

図 80は、図 8Mの工程を終了した後、シリコン酸化膜のサイドウォール 206、シリコ ン酸化層の孤立領域 203を除去したところを示した図である。等方性のエッチングを、 シリコン酸化膜に対して行うことにより、シリコン酸化膜を除去することができる。

図 8Pは、図 8〇の工程終了後、ポリシリコン (P-Si)層 210及びシリコン酸化膜 211を堆 積した図である。ポリシリコン (P-Si)層 210及びシリコン酸化膜 211の堆積には、例えば 、 CVD法を用いることができる。なお、ポリシリコン (P-Si)層 210と埋込配線用の溝内の シリコン 'ゲルマニウム (SiGe)とはコンタクト viaを介さず、直接接触している。ここで、ポ リシリコン (P-Si)層 210の厚さは 30nmから 50nm程度が望ましレ、。また、シリコン酸化膜 211はエッチングストッパーとしての役目を果たすため、 10nm程度が望ましい。

[0068] 図 8Qは、図 8Pの工程を終了した後、レジストを塗布し、ホトリソグラフィー技術によ り、レジストパターン 212を形成したところを示した図である。

図 8Rは、レジストパターン 212をエッチングマスクに異方性のエッチングにより、シリ コン酸化膜 211及びポリシリコン (P_Si)層 210をエッチングし、 fm型 FETのゲート電極 213を形成したところを示した図である。

[0069] 図 9は、図 9R、図 9S、図 9T、図 9U、図 9V、及び、図 9Wから構成されており、埋 込配線工程及び基板上配線形成工程 (その 1)の詳細を示した図である。また、図 9 は、図 2Aの A— B間の断面を示した図である。なお、基板上配線形成工程 (その 1) は、図 5のフローチャートの説明では、第 1の手順として説明した工程の詳細説明で ある。

図 9において、 195はシリコン酸化膜 (Si02)層、 204はシリコンの立体的な孤立領域、 すなわち、 fin型 FETの fin領域、 209はシリコン 'ゲルマニウム (SiGe)層、 213は fin型 FET のゲート電極、 214はシリコン酸化膜の層間絶縁膜、 215はコンタクト via、 216はアルミ ニゥ (AL)層、 217はシリコン ·ゲルマニウム (SiGe)層を置換した後の置換アルミニウム (AL)をそれぞれ示す。

[0070] 図 9Rは、図 8Rと同様な図である。

図 9Sは、図 9Rの工程を終了した後、シリコン酸化膜の層間絶縁膜 214を CVD法に より堆積したところを示した図である。シリコン酸化膜の層間絶縁膜 214の厚さは、 lOOnmから 200nm程度が望ましい。シリコン酸化膜の層間絶縁膜 214の平坦化を行う 場合に、 fin型 FETのゲート電極 213を含むような、充分な厚さが必要だからである。

[0071] 図 9Tは、図 9Sの工程を終了した後、 CMP法により、研磨を行って、シリコン酸化膜 の層間絶縁膜 214の平坦ィ匕したところを示した図である。ここで、シリコン酸化膜の層 間絶縁膜 214の厚さは、シリコン酸化膜 (Si02)層 195の表面から、 80nmから lOOnm程 度が望ましレ、。 fm型 FETの fm領域 204の高さ力 20nmから 30nm程度、 fin型 FETのゲ ート電極の厚さが、 20nmから 30nm程度であることを考慮すると、 fin型 FET全体を含む

必要があるためである。なお、基板上配線層が複数配線層であった場合に、それら の配線層間の層間絶縁膜の厚さが 30nmから 50醒程度であることを考慮すると、シリ コン酸化膜の層間絶縁膜 214の厚さは、基板上配線層間の層間絶縁膜の厚さより厚 レ、。

[0072] 図 9Uは、図 9Tの工程を終了した後、シリコン酸化膜の層間絶縁膜 214にコンタクト via215を形成したところを示した図である。コンタクト via215は以下のような手順により 形成する。まず、シリコン酸化膜の層間絶縁膜 214の上面にレジストを塗布する。次に 、ホトリソグラフィー技術により、コンタクト via215用の開口パターンを形成する。次に、 レジストパターンをマスクに、異方性エッチングにより、シリコン酸化膜をエッチングし て、シリコン.ゲルマニウム (SiGe)層 209までの貫通孔を形成し、コンタクト via215とする 。なお、図 9Tにおいて、コンタクト via215を点線であらわしたのは、実際には、コンタク ト via215は、図 2Aの A— B断面には、あらわれてこないからである。そして、コンタクト via215は図 2Aにおいて、埋込配線 21と入力端子 18を接続するコンタクト vai24を表し たものである。従って、コンタクト via215は fm型 FETのゲート電極の裏に隠れることとな るため、コンタクト via215を点線であらわしたのである。

[0073] 図 9Vは、図 9Uの工程を終了した後、アルミニウム (AL)層 216を CVD法、或いは、ス パッタ法により堆積させたところを示した図である。アルミニウム (AL)層 216の厚さは、 lOOnmから 500nm程度が望ましい。基板上配線の配線抵抗を確保するためである。な お、この後、アルミニウム (AL)層 216のアルミニウム (AL)と坦込配線用の溝に埋め込ま れているシリコン 'ゲルマニウム (SiGe)209を置換する工程を行うには、アルミニウム (AL)層 216とシリコン ·ゲルマニウム (SiGe)209の接続点において、絶縁層を取り除く必 要がある。なぜなら、絶縁層が挟まれていては置換現象が起きないからである。そこ で、アルミニウム (AL)層 216を堆積させるためには、前処理、例えば、絶縁層を取り除 く等方性のエッチングを行うことが通常である。

[0074] 図 9Wは、図 9Wの工程を終了した後、アルミニウム (AL)層 216中のアルミニウム (AL) と坦込配線用の溝中のシリコン 'ゲルマニウム (SiGe)との置換を行レ、、坦込配線用の 溝にアルミニウム (AL)を埋め込み、埋込配線を形成したところを示した図である。アル ミニゥム (AL)層 216中のアルミニウム (AL)と坦込配線用の溝中のシリコン.ゲルマニウ ム (SiGe)との置換現象を起こさせるには、熱処理を加えることにより達成できる。ここで 、その熱処理は 450°Cで 60分間程度であることが望ましレ、。

[0075] 次に、図 10と図 11を用いて、埋込配線工程及び基板上配線形成工程 (その 2)の詳 細を示す。なお、基板上配線形成工程 (その 2)は、図 5のフローチャートの説明では 、第 2の手順として説明した工程の詳細説明である。

図 10は、図 10R、図 10SS、図 10TT、図 10UU、図 10VV、及び、図 10胃から構成さ れている図である。また、図 10は、図 2Aの A— B間の断面を示した図である。

図 10において、 195はシリコン酸化膜 (Si02)層、 204はシリコンの立体的な孤立領域 、すなわち、 fm型 FETの fm領域、 209はシリコン 'ゲルマニウム (SiGe)層、 213は fin型 FETのゲート電極、 218は空洞状態、 219はタングステン (W)層、 220はレジストパター ン、 221はシリコン酸化膜層をそれぞれ示す。

[0076] 図 10Rは、図 8R及び図 9Rと同様な図であり、坦込配線工程及び基板上配線形成 工程 (その 1)と埋込配線工程及び基板上配線形成工程 (その 2)の枝分かれが、図 10Rの工程を終了した後からであることを示す。

図 10SSは、等方性のエッチングを行うことにより、坦込配線用の溝に坦め込まれて レ、るシリコン.ゲルマニウム (SiGe)層 209を取り除いたところを示した図である。

図 10TTは、タングステン (W)層を CVD法により、堆積させた後、レジストを塗布し、ホ トリソグラフィー技術により、坦込配線領域を覆うレジストパターン 220を形成したところ を示す図である。タングステン (W)層 219の厚さは、 lOOnmから 500nm程度が望ましレ、。 充分に、埋込配線用の溝にタングステン (W)を坦め込むためである。

[0077] 図 10UUは、レジストパターン 220をエッチングマスクに、タングステン (W)層に対して 異方性エッチングを行レ、、レジストパターン 220を除去したところを示した図である。そ して、図 10UUの工程が必要な理由は以下である。まず、広い範囲にタングステン (W) 層が存在する場合、等方性エッチングを行うことにより、タングステン (W)を坦込配線 用の溝に残すように、等方性エッチングを制御することは容易ではなレ、。そこで、図 10UUの工程を行なレ、、タングステン (W)が坦込配線用の溝の周辺にのみ残るように すると、その後の等方性エッチングの制御が容易となるからである。

[0078] 図 10VVは、図 10UUの工程を終了後に、等方性のエッチングを行うことにより、タン

ダステン (W)層 219のタングステン (W)を坦込配線用の溝内のみに残したところを示し た図である。その結果、坦込配線が形成される。

図 10WWは、図 10Wの工程を終了後に、シリコン酸化膜層 221を CVD法により堆積 させたところを示す図である。シリコン酸化膜層 221の厚さは、その後に、平坦化を行 うことを考慮すると lOOnmから 200nmが望ましレ、。 fm型 FETの fm領域 204、及び、 fm型 FETのゲート電極を含むようにする必要があるからである。なお、この工程の後に、タ ングステン (W)の拡散が予想されるような熱処理が加わる場合は、シリコン酸化膜層 221の堆積前に、拡散防止膜としてシリコン窒化膜を堆積させることが望ましい。また 、拡散防止膜用のシリコン窒化膜の厚さは、 5匪から 10匪程度が望ましい。ただし、 拡散防止膜用のシリコン窒化膜は薄い膜であるため、図 10WWには図示していない

[0079] 図 11は、図 11XX、図 11YY、及び、図 11ZZから構成されている図である。また、図 11 は、図 2Αの Α— Β間の断面を示した図である。

図 11において、 195はシリコン酸化膜 (Si02)層、 204はシリコンの立体的な孤立領域 、すなわち、 fm型 FETの fm領域、 209はシリコン 'ゲルマニウム (SiGe)層、 213は fin型 FETのゲート電極、 219はタングステン (W)層、 221はシリコン酸化膜層、 222はコンタク ト via、 223はタングステン (W)層をそれぞれ示す。

図 11XXは、図 10WWの工程を終了後、シリコン酸化膜層 221を CMP法により、化学 的、機械的な研磨をおこなって平坦ィ匕したところを示す図である。ここで、シリコン酸 化膜の層間絶縁膜 221の厚さは、シリコン酸化膜 (Si02)層 195の表面から、 80nmから lOOnm程度が望ましい。 fm型 FETの fm領域 204の高さ力 20nmから 30nm程度、 fin型 FETのゲート電極の厚さ力 S、 20nmから 30nm程度であることを考慮すると、 fin型 FET全 体を含む必要があるためである。なお、基板上配線層が複数配線層であった場合に 、それらの配線層間の層間絶縁膜の厚さが 30nmから 50nm程度であることを考慮する と、シリコン酸化膜の層間絶縁膜 214の厚さは、基板上配線層間の層間絶縁膜の厚 さより厚い。

[0080] 図 11YYは、図 11XXの工程を終了した後、シリコン酸化膜の層間絶縁膜 221にコン タクト via222を形成したところを示した図である。コンタクト via222は以下のような手順 により形成する。まず、シリコン酸化膜の層間絶縁膜 221の上面にレジストを塗布する 。次に、ホトリソグラフィー技術により、コンタクト via222用の開口パターンを形成する。 次に、レジストパターンをマスクに、異方性エッチングにより、シリコン酸化膜をエッチ ングして、タングステン (W)層 209までの貫通孔を形成し、コンタクト via222とする。なお 、図 11YYにおいて、コンタクト via222を点線であらわしたのは、実際には、コンタクト via222は、図 2Aの A— B断面には、あらわれてこないからである。そして、コンタクト via222は図 2Aにおいて、埋込配線 21と入力端子 18を接続するコンタクト vai24を表し たものである。従って、コンタクト via222は fm型 FETのゲート電極の裏に隠れることとな るため、コンタクト via222を点線であらわしたのである。

[0081] 図 11ZZは、図 11YYの工程を終了した後、タングステン (W)層 223を CVD法、或いは 、スパッタ法により堆積させたところを示した図である。タングステン (W)層 223の厚さは 、 lOOnmから 500nm程度が望ましい。基板上配線の配線抵抗を確保するためである。 産業上の利用可能性

[0082] 本発明は、高集積 LSIに好適な、支持基板上に形成された Fin型 FETを構成素子とし て有する半導体集積回路装置及びその製造方法を提供する。

符号の説明

[0083] 1 プロセッサ

2 チップ

3 ロジック回路

4 fm型 FET

5、 15、 25、 40、 57a, 70 正電源に接続する基板上配線

6、 16、 26、 33、 41、 48、 57b、 63、 71、 78 Pチャネル fin型 FET

7、 17、 27、 34、 42、 49、 57c、 64、 72、 79 Nチャネル fin型 FET

8、 18 入力端子に接続する基板上配線

9、 19、 29、 44、 59、 74 出力端子に接続する基板上配線

10、 20、 30、 45、 60、 75 接地電源に接続する基板上配線

11、 21、 31、 35、 46、 50、 61、 65、 76、 80 坦込配線

13、 23、 39、 54、 69、 83 コンタクト Via

、 55、 82 配線接続領域

、 43、 58、 73 入力端子 1に接続する基板上配線 、 56、 66、 81 入力端子 2に接続する基板上配線 、 53、 67、 77 基板上配線

、 86 インバーター

入力端子

出力端子

、 105、 120 正電源に接続する基板上配線 、 93、 106、 107、 121、 122 Pチャネル fin型 FET 、 94、 108、 109、 123、 124 Nチャネル fin型 FET 、 96、 115、 116、 117、 118、 130、 131 埋込配線 、 110、 125 接地電源に接続する基板上配線 、 112、 127 入力端子に接続する基板上配線 、 111、 126 出力端子に接続する基板上配線 0、 113、 128 コンタクト Via

4、 129 配線接続領域

0、 131 インバーター

2 入力端子

3 出力端子

5、 160 正電源に接続する基板上配線

6、 137、 161、 162 Pチャネル fm型 FET

8、 139、 163、 164、 165、 166 Nチャネル fm型 FET 0、 167 接地電源に接続する基板上配線

1、 168 出力端子に接続する基板上配線

2、 169 入力端子に接続する基板上配線

3、 174 コンタクト Via

4、 176 配線接続領域

5、 146、 147、 148、 172、 173 坦込配線

149、 175 シェアードコンタクト

152、 153 は信号線

154、 155 インノくーター

156、 157 転送ゲートトランジスタ

158 入力端子

159 出力端子

170、 171 基板上配線

177、 178 信号線に接続する基板上配線

180 fin領域形成工程

181 fin領域

182 絶縁支持基板

183 溝形成工程

184 坦込配線用の溝

185 シリコン 'ゲルマニウム (SiGe)坦込工程

186 シリコン'ゲルマニウム (SiGe)

187 ゲート電極形成工程

188 ポリシリコン (P-Si)

189 坦込配線工程

190 空洞

191 メタル (金属)

192 基板上配線形成工程

195 シリコン酸化膜 (Si02)層

196 シリコンの単結晶層

197 シリコン酸化膜 (Si02)層

198 ポリシリコン (P-Si)層

199 レジストパターン

200 ポリシリコンの孤立領域

201 シリコン酸化膜 (Si〇2)の層間絶縁膜 202 シリコン酸化膜のサイドウォール

203 シリコン酸化層の孤立領域

204 fin型 FETの fm領域 (シリコンの立体孤立領域)

205 シリコン酸化層

206 シリコン酸化膜のサイドウォール

207 レジストパターン

208 坦込配線用の溝

209 シリコン 'ゲルマニウム (SiGe)層

208 坦込配線用の溝

209 シリコン 'ゲルマニウム (SiGe)層

210 ポリシリコン (P- Si)層

211 シリコン酸化膜

212 レジストパターン

213 fin型 FETのゲート電極

214 シリコン酸化膜の層間絶縁膜

215 コンタクト Via

216 アルミニウム (AL)

218 空洞状態

219 タングステン (W)

220 レジストパターン

221 シリコン酸化膜層

222 コンタクト Via

223 タングステン (W)層