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Pub. No.:    WO/2006/088161    International Application No.:    PCT/JP2006/302887
Publication Date: 24.08.2006 International Filing Date: 17.02.2006
H01L 25/07 (2006.01)
Applicants: SANKEN ELECTRIC CO., LTD. [JP/JP]; 6-3, Kitano 3-chome, Niiza-shi Saitama 3528666 (JP) (For All Designated States Except US).
TORII, Katsuyuki [JP/JP]; (JP) (For US Only).
KANAZAWA, Masaki [JP/JP]; (JP) (For US Only)
Inventors: TORII, Katsuyuki; (JP).
KANAZAWA, Masaki; (JP)
Agent: KIMURA, Mitsuru; 2nd Floor, Kyohan Building, 7, Kandanishiki-cho 2-chome, Chiyoda-ku Tokyo 1010054 (JP)
Priority Data:
2005-044676 21.02.2005 JP
(JA) 半導体装置
Abstract: front page image
(EN)A semiconductor device (10) is provided with a first transistor (11) arranged on a substrate (16); a second transistor (12) arranged on the first transistor (11) through a heat dissipating layer (17); a third transistor (13) arranged on the substrate (16); and a fourth transistor (14) arranged on the third transistor (11) through the heat dissipating layer (17). The first transistor (11) is provided with a first region which corresponds to a region whereupon the second transistor is arranged; and a second region, which is formed to surround the first region and has an occupying area rate of an emitter region to a base region higher than that in the first region. The third transistor (13) is provided with a region wherein an occupying area rate of an emitter region to a base region is different, in a same manner as in the first transistor (11).
(FR)La présente invention décrit un dispositif à semi-conducteur (10) doté d'un premier transistor (11) agencé sur un substrat (16), d'un deuxième transistor (12) agencé sur le premier (11) via une couche de dissipation thermique (17), d'un troisième transistor (13) placé sur le substrat (16) et d'un quatrième transistor (14) placé sur le troisième (11) via la couche de dissipation thermique (17). Le premier transistor (11) est doté d'une première région qui correspond à une région sur laquelle est placé le deuxième transistor et d'une seconde région formée de manière à entourer la première région, et qui possède un taux de zone d'occupation d'une région émettrice par rapport à une région de base supérieur à celui de la première région. Le troisième transistor (13) est muni d'une région où le taux de zone d'occupation d'une région émettrice par rapport à une région de base est différent, de la même manière que dans le premier transistor (11).
(JA) 半導体装置10は、基板16上に設置された第1トランジスタ11と、第1トランジスタ11上に放熱層17を介して設置された第2トランジスタ12と、基板16上に設置された第3トランジスタ13と、第3トランジスタ11上に放熱層17を介して設置された第4トランジスタ14を備える。第1トランジスタ11は、第2トランジスタが設置される領域に対応する第1の領域を備え、更に第1の領域を包囲するように形成され、エミッタ領域のベース領域に占める面積の割合が第1の領域よりも高い第2の領域を備える。第3トランジスタ13も第1トランジスタ11と同様に、エミッタ領域のベース領域に占める面積の割合が異なる領域を備える。
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, KE, KG, KM, KN, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)