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1. (WO2006087845) LEVEL SHIFT CIRCUIT AND SEMICONDUCTOR INTEGRATED CIRCUIT HAVING THE SAME
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2006/087845    International Application No.:    PCT/JP2005/019780
Publication Date: 24.08.2006 International Filing Date: 27.10.2005
IPC:
H03K 19/0185 (2006.01)
Applicants: MATSUSHITA ELECTRIC INDUSTRIAL CO., LTD. [JP/JP]; 1006, Oaza Kadoma Kadoma-shi, Osaka 5718501 (JP) (For All Designated States Except US).
MATSUSHITA, Tsuyoshi; (For US Only)
Inventors: MATSUSHITA, Tsuyoshi;
Agent: MAEDA, Hiroshi; Osaka-Marubeni Bldg. 5-7, Hommachi 2-chome Chuo-ku, Osaka-shi Osaka 541-0053 (JP)
Priority Data:
2005-041291 17.02.2005 JP
Title (EN) LEVEL SHIFT CIRCUIT AND SEMICONDUCTOR INTEGRATED CIRCUIT HAVING THE SAME
(FR) CIRCUIT DE DECALAGE DE NIVEAU ET CIRCUIT INTEGRE A SEMI-CONDUCTEUR EQUIPE IDEM
(JA) レベルシフト回路及びこれを備えた半導体集積回路
Abstract: front page image
(EN)A level shift circuit comprising two N-ch transistors (Tn1,Tn2) that receive a pair of complementary input signals; and two P-ch transistors (Tp1,Tp2) that have their gate terminals cross-coupled to each other; wherein nodes (A,B), which are the drains of the two N-ch transistors (Tn1,Tn2) and which operate inversely to each other, are connected to each other at a resistor (Tp3). The resistor (Tp3), which comprises a P-ch transistor, has its gate grounded and is always conductive. For example, when the N-ch transistor (Tn1) is turned on and the N-ch transistor (Tn2) is turned off, a current initially flows from the node (A) exhibiting a higher potential through the resistor (Tp3) to the node (B) exhibiting a lower potential, which results in a rise of the potential at the node (B). Therefore, the potential rise at the node (B) is promoted as compared with a case where only the P-ch transistor (Tp2) is turned on. Thus, the level shift circuit having a less number of elements can operate in a higher rate.
(FR)La présente invention décrit un circuit de décalage de niveau comprenant deux transistors N-ch (Tn1, Tn2) qui reçoivent une paire de signaux d'entrée complémentaires et deux transistors P-ch (Tp1, Tp2) dont les bornes de grille sont couplées l'une à l'autre ; les nœuds (A, B), correspondant aux drains des deux transistors N-ch (Tn1, Tn2) et qui fonctionnent inversement l'un à l'autre, sont reliés l'un à l'autre sur une résistance. La grille de la résistance (Tp3), cette dernière comprenant un transistor P-ch, est mise à la terre et toujours conductrice. Ainsi, par exemple, lorsque le transistor N-ch (Tn1) est activé et que le transistor N-ch (Tn2) est désactivé, un courant part initialement du nœud (A), présentant un potentiel supérieur via la résistance (Tp3), jusqu'au nœud (B) présentant un potentiel inférieur, ce qui entraîne une augmentation du potentiel sur le nœud (B). L'augmentation du potentiel sur le nœud (B) est donc favorisée, par rapport à un boîtier où seul le transistor P-ch (Tp2) est activé. Le circuit de décalage de niveau ayant donc un nombre inférieur d’éléments, il peut fonctionner à un taux supérieur.
(JA) レベルシフト回路において、一対の相補入力信号を受ける2つのNchトランジスタTn1、Tn2と、ゲート端子が互いにクロスカップル接続された2つのPchトランジスタTp1、Tp2とを備えたレベルシフト回路において、前記2つのNchトランジスタTn1、Tn2のドレインであって互いに反転動作しているノードA、B同士が、抵抗Tp3で接続される。この抵抗Tp3は、Pchトランジスタで構成され、そのゲートは接地されて、常時導通状態にある。例えば、NchトランジスタTn1がONし、Tn2がOFFする際には、その当初で、高電位側のノードAから電流が抵抗Tp3を通じて低電位側のノードBに流れて、低電位側のノードBの電位が上昇する。従って、このノードBの電位上昇は、PchトランジスタTp2のONのみによる場合に比べて促進される。従って、レベルシフト回路を少ない素子数でもって高速動作できる。
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)