WIPO logo
Mobile | Deutsch | Español | Français | 日本語 | 한국어 | Português | Русский | 中文 | العربية |
PATENTSCOPE

Search International and National Patent Collections
World Intellectual Property Organization
Search
 
Browse
 
Translate
 
Options
 
News
 
Login
 
Help
 
Machine translation
1. (WO2006087798) STORAGE ELEMENT MATRIX, METHOD FOR MANUFACTURING SUCH STORAGE ELEMENT MATRIX AND SEMICONDUCTOR STORAGE DEVICE USING SUCH STORAGE ELEMENT MATRIX
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2006/087798    International Application No.:    PCT/JP2005/002579
Publication Date: 24.08.2006 International Filing Date: 18.02.2005
IPC:
H01L 21/8242 (2006.01), H01L 27/108 (2006.01)
Applicants: FUJITSU LIMITED [JP/JP]; 1-1, Kamikodanaka 4-chome Nakahara-ku, Kawasaki-shi Kanagawa 2118588 (JP) (For All Designated States Except US).
YOSHIDA, Eiji [JP/JP]; (JP) (For US Only).
TANAKA, Tetsu [JP/JP]; (JP) (For US Only).
MIYASHITA, Toshihiko [JP/JP]; (JP) (For US Only)
Inventors: YOSHIDA, Eiji; (JP).
TANAKA, Tetsu; (JP).
MIYASHITA, Toshihiko; (JP)
Agent: YOKOYAMA, Junichi; c/o Fujitsu Limited 1-1, Kamikodanaka 4-chome Nakahara-ku, Kawasaki-shi Kanagawa 2118588 (JP)
Priority Data:
Title (EN) STORAGE ELEMENT MATRIX, METHOD FOR MANUFACTURING SUCH STORAGE ELEMENT MATRIX AND SEMICONDUCTOR STORAGE DEVICE USING SUCH STORAGE ELEMENT MATRIX
(FR) MATRICE D’ELEMENTS DE STOCKAGE, PROCEDE DE FABRICATION DE CETTE MATRICE ET DISPOSITIF DE STOCKAGE A SEMI-CONDUCTEUR UTILISANT CETTE MATRICE D’ELEMENTS DE STOCKAGE
(JA) 記憶素子マトリックス、その記憶素子マトリックスの製造方法、及び、その記憶素子マトリックスを用いた半導体回路装置
Abstract: front page image
(EN)[PROBLEMS] To provide a storage element matrix wherein 1T-DRAM storage elements which have high density but do not cause multiselection are laid, a method for manufacturing such storage element matrix, and a semiconductor circuit device using such storage element matrix. [MEANS FOR SOLVING PROBLEMS] The storage element matrix is provided with an isolated semiconductor region on an insulating supporting substrate; the storage element formed in the semiconductor region; and an insulating region for insulating the storage element. The storage element is provided with a source region; a drain region; a front plane gate region arranged on a side plane of the semiconductor region through a gate insulating film so as to separate the source region from the drain region; and a rear plane gate region arranged on a side plane facing the side plane of the semiconductor region through a gate insulating film so as to separate the source region from the drain region. The storage element shares the rear plane gate region with a storage element adjacent in a row direction.
(FR)Le problème à résoudre dans le cadre de cette invention est de fournir une matrice d’éléments de stockage dans laquelle sont installés des éléments de stockage 1T-DRAM ayant une haute densité mais ne provoquant pas de sélections multiples, et de fournir un procédé pour la fabrication de ladite matrice, ainsi qu'un dispositif de circuit à semi-conducteur utilisant ladite matrice. La solution proposée consiste à inventer une matrice d’éléments de stockage possédant une région semi-conductrice isolée sur un substrat support isolant, à inventer un élément de stockage formé dans la région semi-conductrice et à créer une région isolante qui permet d’isoler l’élément de stockage. L’élément de stockage est composé d’une région source, d’une région de drain, d’une région de grille en plan frontal disposée sur un plan de côté de la région semi-conductrice par le biais d’un film d’isolation de grille, de manière à séparer la région source de la région de drain et d’une région de grille de plan arrière disposée sur un plan de côté faisant face au plan de côté de la région semi-conductrice au moyen d’un film d’isolation de grille, de manière à séparer la région source de la région de drain. L’élément de stockage partage, dans le sens d’une rangée, la région de plan arrière avec un élément de stockage adjacent.
(JA)(課題)本発明は、高密度であるが、多重選択の発生がない、1T-DRAMの記憶素子を敷きつめた記憶素子マトリックス、その製造方法、及び、その記憶素子マトリックスを用いた半導体回路装置を提供することを目的とする。 (解決手段)絶縁支持基板上の孤立した半導体領域と、半導体領域に形成されている記憶素子と、記憶素子を絶縁する絶縁領域とを備える記憶素子マトリックスを提供する。そして、その記憶素子は、ソース領域と、ドレイン領域と、半導体領域の側面に、ゲート絶縁膜を介し、前記ソース領域と前記ドレイン領域を隔てるように配設された前面ゲート領域と、半導体領域の前記の側面に対向する側面に、ゲート絶縁膜を介し、ソース領域とドレイン領域を隔てるように配設された背面ゲート領域とを備えている。また、記憶素子は、行方向に隣接する記憶素子と、前記背面ゲート領域を共有したことを特徴とする。          
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, MC, NL, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)