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1. (WO2006084280) STATIC TIMING ANALYSIS AND DYNAMIC SIMULATION FOR CUSTOM AND ASIC DESIGNS
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2006/084280    International Application No.:    PCT/US2006/004470
Publication Date: 10.08.2006 International Filing Date: 03.02.2006
IPC:
G06F 17/50 (2006.01)
Applicants: SAGE SOFTWARE, INC. [US/US]; 1380 Tartan Trail Road, Hillsborough, CA 94010-7218 (US) (For All Designated States Except US).
CHANG, Mau-chung [US/US]; (US) (For US Only)
Inventors: CHANG, Mau-chung; (US)
Agent: DANIELSON, Mark, J.; PILLSBURY WINTHROP SHAW PITTMAN LLP, P.O. Box 10500, McLean, VA 22102 (US)
Priority Data:
60/650,308 03.02.2005 US
Title (EN) STATIC TIMING ANALYSIS AND DYNAMIC SIMULATION FOR CUSTOM AND ASIC DESIGNS
(FR) ANALYSE TEMPORELLE STATIQUE ET SIMULATION DYNAMIQUE DESTINEES A DES CONCEPTIONS A LA DEMANDE ET ASIC
Abstract: front page image
(EN)A single verification tool provides both static timing analysis and timing simulation capabilities targeted at both full-custom and ASIC designs in a unified environment. In various embodiments the verification tool includes the following features: (a) Integrating both static timing analysis and dynamic simulation tools into a single tool, (b) Efficient path search for multi-phase, multi-frequency and multi-cycle circuit in the presence of level sensitive latch, (c) Automatically identifying circuit structure, e.g. complex gate, for timing characterization, (d) Circuit structures at transistor level solved by incorporating function check, (e) Carrying out functional check to filter out failing path and identifying gate with simultaneously changing inputs, (f) Finding maximum operation frequency in the presence of level sensitive latches after filtering out false paths, (g) Crosstalk solver by utilizing the admittance matrix and voltage transfer of RLC part in frequency domain coupled with the non-linear driver in time domain implemented in spice-like simulator, (h) Making use of the correlation between inputs of aggressors and victim to determine switching time at victim's output iteratively.
(FR)L'invention concerne un outil de vérification unique permettant d'obtenir aussi bien une analyse temporelle statique que des capacités de simulation temporelle ciblées sur des conceptions aussi bien totalement à la demande que ASIC, dans un environnement unifié. Dans divers modes de réalisation, l'outil de vérification comprend les caractéristiques suivantes: (a) l'intégration d'outils d'analyse temporelle statique et de simulation dynamique dans un seul outil, (b) la recherche de chemin efficace destinée à un circuit multi-phase, multi-fréquence et multi-cycle, en présence de verrou sensible de niveau, (c) l'identification automatique d'une structure de circuit, par exemple, une grille complexe, aux fins de caractérisation temporelle, (d) des structures de circuit au niveau du transistor résolues par l'incorporation de vérification de fonction, (e) la mise en oeuvre de la vérification fonctionnelle afin de filtrer un chemin défectueux et l'identification de grille présentant des entrées changeant de manière simultanée, (f) la recherche de la fréquence fonctionnelle maximale, en présence de verrous sensibles de niveau, une fois le filtrage des chemins erronés effectué, (g) la résolution de diaphonie, au moyen de la matrice d'admittance et du transfert de tension de la partie RLC dans un domaine de fréquence couplé au pilote non linéaire dans le domaine temporel mis en oeuvre dans un simulateur de type Spice et (h) l'utilisation de la corrélation entre les entrées des agresseurs et des victimes de manière à déterminer le temps de commutation au niveau de la sortie des victimes de façon itérative.
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)