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1. (WO2006083401) METHOD OF MAKING A PLANAR DOUBLE-GATED TRANSISTOR
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2006/083401    International Application No.:    PCT/US2005/045202
Publication Date: 10.08.2006 International Filing Date: 14.12.2005
IPC:
H01L 21/00 (2006.01)
Applicants: FREESCALE SEMICONDUCTOR, INC. [US/US]; 6501 William Cannon Drive West, Austin, TX 78735 (US) (For All Designated States Except US).
ORLOWSKI, Marius K. [DE/US]; (US) (For US Only)
Inventors: ORLOWSKI, Marius K.; (US)
Agent: KING, Robert, L.; 7700 W. Parmer Lane, MD:PL02, Austin, TX 78729 (US)
Priority Data:
11/047,448 31.01.2005 US
Title (EN) METHOD OF MAKING A PLANAR DOUBLE-GATED TRANSISTOR
(FR) PROCEDE DE FABRICATION DE TRANSISTOR PLAN A DOUBLE GRILLE
Abstract: front page image
(EN)A silicon layer (16) interposed between the top silicon nitride layer (SiN) (20) and a silicon germanium layer (SiGe) (14) which in turn is over a thick oxide (BOX) (12) is selectively etched to leave a stack with a width that sets the gate length. A sidewall insulating layer (28) is formed on the SiGe layer (14) leaving the sidewall of the Si (16) layer exposed. Silicon (30, 32) is epitaxially grown from the exposed silicon sidewall (16) to form in-situ-doped silicon source/drain regions (30, 32). The nitride layer (20) is removed using the source/drain regions (30) as a boundary for an upper gate location. The source/drain regions (30, 32) are coated with a dielectric (36). The SiGe layer (14) is removed to provide a lower gate location (46). Both the upper and lower gate locations (46) are filled with metal to form upper and lower gates (50) for the transistor (10).
(FR)La présente invention a trait à un procédé dans lequel une couche de silicium (16) interposée entre une couche de nitrure de silicium supérieure (SiN) (20) et une couche de silicium-germanium (SiGe) (14) qui à son tour se trouve sur un oxyde épais (BOX) (12) est gravée de manière sélective pour laisser subsister une empilement avec une largeur qui établit la largeur de grille. Une couche isolante de paroi latérale (28) est formée sur la couche de SiGe (14) laissant la paroi de la couche de Si (16) exposée. On réalise une croissance épitaxiale de silicium (30, 32) à partir de la paroi de silicium exposée (16) pour la formation de régions source/drain (30, 32) dopées au silicium in situ. La couche de nitrure (20) est éliminée à l'aide des régions source/drain (30) sous la forme d'une limite pour un emplacement de grille supérieur. Les régions source/drain (30, 32) sont revêtues d'un diélectrique (36). La couche de SiGe (14) est éliminée pour fournir un emplacement de grille inférieur (46). Les deux emplacements de grilles supérieur et inférieur (46) sont remplies de métal pour la formation de grilles supérieure et inférieure (50) pour le transistor (10).
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)