WIPO logo
Mobile | Deutsch | Español | Français | 日本語 | 한국어 | Português | Русский | 中文 | العربية |
PATENTSCOPE

Search International and National Patent Collections
World Intellectual Property Organization
Search
 
Browse
 
Translate
 
Options
 
News
 
Login
 
Help
 
Machine translation
1. (WO2006082472) NAND FLASH MEMORY AND DATA PROGRAMMING METHOD THEREOF
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2006/082472    International Application No.:    PCT/IB2005/002921
Publication Date: 10.08.2006 International Filing Date: 30.09.2005
IPC:
G11C 16/04 (2006.01), H01L 27/115 (2006.01), G11C 16/10 (2006.01)
Applicants: KABUSHIKI KAISHA TOSHIBA [JP/JP]; 1-1, Shibaura 1-chome, Minato-ku, Tokyo 1058001 (JP) (For All Designated States Except US).
MAEJIMA, Hiroshi [JP/JP]; (For US Only)
Inventors: MAEJIMA, Hiroshi;
Agent: SUZUYE, Takehiko; c/o Suzuye & Suzuye, 1-12-9, Toranomon, Minato-ku, Tokyo 105-0001 (JP)
Priority Data:
2005-027846 03.02.2005 JP
Title (EN) NAND FLASH MEMORY AND DATA PROGRAMMING METHOD THEREOF
(FR) MEMOIRE FLASH NAND ET PROCEDE DE PROGRAMMATION DE DONNEES ASSOCIE
Abstract: front page image
(EN)A semiconductor integrated circuit device includes even-numbered bit lines (BLe), odd-numbered bit lines (BLo), cell source lines (CELSRC), first memory elements electrically connected between the even-numbered bit lines and the cell source lines, and second memory elements electrically connected between the odd-numbered bit lines and the cell source lines and belonging to the same rows as the first memory elements. A potential corresponding to data to be programmed is applied to the first memory element via the even-numbered bit line and a potential which suppresses programming is applied to the second memory element via the cell source line while the odd-numbered bit lines are kept in an electrically floating state when data is programmed into the first memory element.
(FR)L'invention concerne un dispositif de circuit intégré à semi-conducteurs comprenant des lignes de bits à nombre pair (BLe), des lignes de bits à nombre impair (BLo), des lignes sources de cellules (CELSRC), des premiers éléments de mémoire électriquement connectés entre les lignes de bits à nombre pair et les lignes sources de cellules, ainsi que des seconds éléments de mémoire électriquement connectés entre les lignes de bits à nombre impair et les lignes sources de cellules et appartenant aux mêmes rangées que les premiers éléments de mémoire. Un potentiel correspondant aux données à programmer est appliqué au premier élément de mémoire via la ligne de bits à nombre pair et un potentiel qui supprime la programmation est appliqué sur le second élément de mémoire via la ligne source de cellule tandis que les lignes de bits à nombre impair sont maintenues dans un état électriquement flottant lorsque des données sont programmées dans le premier élément de mémoire.
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, KE, KG, KM, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)