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1. (WO2006081929) PROCESS FOR MANUFACTURING ROUNDED POLYSILICON ELECTRODES ON SEMICONDUCTOR COMPONENTS
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2006/081929    International Application No.:    PCT/EP2006/000287
Publication Date: 10.08.2006 International Filing Date: 13.01.2006
IPC:
H01L 21/027 (2006.01), H01L 21/28 (2006.01)
Applicants: AUSTRIAMICROSYSTEMS AG [AT/AT]; Schloss Premstätten, A-8141 Unterpremstätten (AT) (For All Designated States Except US).
BERMANN, Franz [AT/AT]; (AT) (For US Only).
KOPPITSCH, Günther [AT/AT]; (AT) (For US Only).
SCHROETER, Sven [AT/AT]; (AT) (For US Only)
Inventors: BERMANN, Franz; (AT).
KOPPITSCH, Günther; (AT).
SCHROETER, Sven; (AT)
Agent: EPPING HERMANN FISCHER PATENTANWALTSGESELLSCHAFT MBH; Ridlerstr. 55, 80339 München (DE)
Priority Data:
10 2005 004 596.0 01.02.2005 DE
Title (DE) VERFAHREN ZUR HERSTELLUNG VON VERRUNDETEN POLYSILIZIUMELEKTRODEN AUF HALBLEITERBAUELEMENTEN
(EN) PROCESS FOR MANUFACTURING ROUNDED POLYSILICON ELECTRODES ON SEMICONDUCTOR COMPONENTS
(FR) PROCEDE DE PRODUCTION D'ELECTRODES EN POLYSILICIUM ARRONDIES SUR DES COMPOSANTS A SEMI-CONDUCTEURS
Abstract: front page image
(DE)Eine für eine Polysiliziumelektrode (8) vorgesehene Polysili-ziumschicht wird mittels einer Lackmaske (5) und einer Hilfs-schicht (4) aus einem als Antireflexschicht geeigneten Mate-rial strukturiert, wobei die Hilfsschicht (4) mit seitlichen Aushöhlungen derart versehen wird, dass die Polysilizium-elektrode beim Ätzen mit gerundeten Kanten (7) ausgebildet wird. Vorzugsweise wird die Hilfsschicht aus einem löslichen Material und in einer Dicke von 70 nm bis 80 nm hergestellt. Eine Basisschicht (2) kann als Gate-Dielektrikum von Spei-cherzellentransistoren und zusätzlich als Ätzstoppschicht vorgesehen werden.
(EN)A polysilicon layer for a polysilicon electrode (8) is structured by means of a lacquer mask (5) and an auxiliary layer (4) made of a material suitable as antireflection layer. The auxiliary layer (4) is provided with lateral cavities such that the polysilicon electrode is etched with rounded edges (7). The auxiliary layer is preferably made of a soluble material and with a thickness ranging from 70 nm to 80 nm. A base layer (2) may be provided as gate dielectric of storage cell transistors and additionally as etching stop layer.
(FR)Selon l'invention, une couche de polysilicium destinée à une électrode en polysilicium (8) est structurée au moyen d'un masque de vernis (5) et d'une couche auxiliaire (4) composée d'une matière adaptée en tant que couche antireflet, ladite couche auxiliaire (4) étant pourvue de gorges latérales de sorte que l'électrode en polysilicium présente des bords arrondis (7) à l'issue du processus de gravure. La couche auxiliaire est produite de préférence à partir d'une matière soluble et dans une épaisseur comprise entre 70 nm et 80 nm. Une couche de base (2) peut être utilisée comme diélectrique de grille de transistors de cellules de mémoire et également comme couche d'arrêt de gravure.
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: German (DE)
Filing Language: German (DE)