WIPO logo
Mobile | Deutsch | Español | Français | 日本語 | 한국어 | Português | Русский | 中文 | العربية |
PATENTSCOPE

Search International and National Patent Collections
World Intellectual Property Organization
Search
 
Browse
 
Translate
 
Options
 
News
 
Login
 
Help
 
Machine translation
1. (WO2006079964) METHOD OF FABRICATING A DUAL-GATE FET
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2006/079964    International Application No.:    PCT/IB2006/050238
Publication Date: 03.08.2006 International Filing Date: 23.01.2006
IPC:
H01L 29/78 (2006.01), H01L 29/06 (2006.01), H01L 29/423 (2006.01), H01L 21/336 (2006.01), H01L 29/786 (2006.01), H01L 29/49 (2006.01), H01L 29/165 (2006.01)
Applicants: NXP B.V. [NL/NL]; High Tech Campus 60, NL-5656 AG Eindhoven (NL) (For All Designated States Except US).
VAN NOORT, Wibo, D. [NL/BE]; (NL) (For US Only).
WIDDERSHOVEN, Franciscus, P. [NL/NL]; (NL) (For US Only).
SURDEANU, Radu [NL/BE]; (NL) (For US Only)
Inventors: VAN NOORT, Wibo, D.; (NL).
WIDDERSHOVEN, Franciscus, P.; (NL).
SURDEANU, Radu; (NL)
Agent: PENNINGS, Johannes; NXP Semiconductors, IP Department, High Tech Campus 60, NL-5656 AG Eindhoven (NL)
Priority Data:
05100571.8 28.01.2005 EP
Title (EN) METHOD OF FABRICATING A DUAL-GATE FET
(FR) PROCÉDÉ POUR PRODUIRE UN TRANSISTOR À EFFET DE CHAMP À DEUX GRILLES
Abstract: front page image
(EN)The invention provides a method of fabricating an extremely short-length dual-gate FET, using conventional semiconductor processing techniques, with extremely small and reproducible fins with a pitch and a width that are both smaller than can be obtained with photolithographic techniques. On a protrusion (2) on a substrate (1), a first layer (3) and a second layer (4) are formed, after which the top surface of the protrusion (2) is exposed. A portion of the first layer (3) is selectively removed relative to the protrusion (2) and the second layer (4), thereby creating a fin (6) and a trench (5). Also a method is presented to form a plurality of fins (6) and trenches (5). The dual-gate FET is created by forming a gate electrode (7) in the trench(es) (5) and a source and drain region. Further a method is presented to fabricate an extremely short- length asymmetric dual-gate FET with two gate electrodes that can be biased separately.
(FR)L'invention concerne un procédé pour produire un transistor à effet de champ à deux grilles qui est extrêmement court, au moyen de techniques de traitement de semi-conducteur traditionnelles, ce transistor comportant des arêtes reproductibles extrêmement petites dont le pas et la largeur présentent des dimensions qui sont respectivement inférieures à celles pouvant être obtenues à l'aide de techniques photolithographiques. Selon ce procédé, une première couche (3) et une deuxième couche (4) sont formées sur une zone saillante (2) d'un substrat (1), puis la surface supérieure de cette zone saillante (2) est mise à nue. Une partie de la première couche (3) est sélectivement supprimée par rapport à la zone saillante (2) et à la deuxième couche (4), de manière à créer une arête (6) et une tranchée (5). Cette invention se rapporte également à un procédé pour former une pluralité d'arêtes (6) et de tranchées (5). Le transistor à effet de champ à deux grilles selon l'invention est créé par formation d'une électrode de grille (7) dans la/les tranchée(s) (5), et d'une région de source et de drain. La présente invention concerne en outre un procédé pour produire un transistor à effet de champ à deux grilles qui est asymétrique et extrêmement court, et dont les deux électrodes de grille peuvent être polarisées séparément.
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)