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1. WO2006023360 - MEMORY COMMAND DELAY BALANCING IN A DAISY-CHAINED MEMORY TOPOLOGY

Publication Number WO/2006/023360
Publication Date 02.03.2006
International Application No. PCT/US2005/028535
International Filing Date 09.08.2005
Chapter 2 Demand Filed 05.04.2006
IPC
G PHYSICS
06
COMPUTING; CALCULATING; COUNTING
F
ELECTRIC DIGITAL DATA PROCESSING
13
Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
14
Handling requests for interconnection or transfer
16
for access to memory bus
G PHYSICS
11
INFORMATION STORAGE
C
STATIC STORES
29
Checking stores for correct operation; Testing stores during standby or offline operation
G06F 13/16 (2006.01)
G11C 29/00 (2006.01)
CPC
G06F 13/4243
G06F 3/0611
G06F 3/0629
G06F 3/0671
G11C 7/22
Y02D 10/14
Applicants
  • MICRON TECHNOLOGY, INC. [US/US]; 8000 S. Federal Way P.O. Box 6 Boise, ID 83707-0006, US (AllExceptUS)
  • LARSON, Douglas, Alan [US/US]; US (UsOnly)
Inventors
  • LARSON, Douglas, Alan; US
Agents
  • PENCOSKE, Edward, L. ; Jones Day 500 Grant Street Suite 3100 Pittsburgh, PA 15219-2502, US
Priority Data
10/922,29919.08.2004US
Publication Language English (EN)
Filing Language English (EN)
Designated States
Title
(EN) MEMORY COMMAND DELAY BALANCING IN A DAISY-CHAINED MEMORY TOPOLOGY
(FR) MISE EN CONCORDANCE DU RETARD DES COMMANDES MEMOIRE DANS UNE TOPOLOGIE DE MEMOIRE EN SERIE
Abstract
(EN)
A methodology for a daisy-chained memory topology wherein, in addition to the prediction of the timing of receipt of a response from a memory module (DIMM), the memory controller can effectively predict when a command sent by it will be executed by the addressee DIMM. By programming DIMM-specific command delay in the DIMM's command delay unit, the command delay balancing methodology according to the present disclosure 'normalizes' or 'synchronizes' the execution of the command signal across all DIMMs in the memory channel. With such ability to predict command execution timing, the memory controller can efficiently control power profile of all the DRAM devices (or memory modules) on a daisy-chained memory channel. A separate DIMM-specific response delay unit in the DIMM may also be programmed to provide DIMM-specific delay compensation in the response path, further allowing the memory controller to accurately ascertain the timing of receipt of a response thereat, and, hence, to better manage further processing of the response.
(FR)
L'invention concerne un procédé de mise en oeuvre d'une topologie de mémoire en série. Dans ce procédé, en plus de prévoir l'instant auquel une réponse provenant d'un module de mémoire (DIMM) va être reçue, le contrôleur de mémoire peut efficacement prévoir à quel instant une commande envoyée sera exécutée par le module de mémoire du destinataire. En programmant un retard de commande spécifique au module de mémoire dans l'unité de retard de commande du module de mémoire, le procédé de mise en concordance du retard des commandes de la présente invention « normalise » ou « synchronise » l'exécution du signal de commande sur tous les modules de mémoire du canal de mémoire. Cette faculté de prévoir l'instant auquel une commande va être exécutée permet au contrôleur de mémoire de contrôler efficacement l'alimentation fournie à tous les dispositifs DRAM (ou modules de mémoire) sur un canal de mémoire en série. Une autre unité de retard de réponse spécifique au module de mémoire peut également être programmée pour fournir une compensation de retard spécifique au module de mémoire dans la voie de réponse, ce qui permet au contrôleur de mémoire de déterminer avec précision l'instant auquel une réponse sera reçue et, par conséquent, de mieux gérer le traitement ultérieur de la réponse.
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