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1. (WO2006020452) LOW PROFILE, CHIP-SCALE PACKAGE AND METHOD OF FABRICATION
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2006/020452    International Application No.:    PCT/US2005/027358
Publication Date: 23.02.2006 International Filing Date: 02.08.2005
IPC:
H01L 23/12 (2006.01), H01L 23/48 (2006.01), H01L 21/44 (2006.01)
Applicants: TEXAS INSTRUMENTS INCORPORATED [US/US]; P.O. Box 655474, Mail Station 3999, Dallas, TX 75265-5474 (US) (For All Designated States Except US).
KALIDAS, Navinchandra [US/US]; (US) (For US Only).
LIBRES, Jeremias, P. [PH/US]; (US) (For US Only).
PIERCE, Michael, P. [US/US]; (US) (For US Only)
Inventors: KALIDAS, Navinchandra; (US).
LIBRES, Jeremias, P.; (US).
PIERCE, Michael, P.; (US)
Agent: FRANZ, Warren, L.; Texas Instruments Incorporated, Deputy General Patent Counsel, P.O. Box 655474, M/S 3999, Dallas, TX 75265-5474 (US)
Priority Data:
10/916,194 10.08.2004 US
Title (EN) LOW PROFILE, CHIP-SCALE PACKAGE AND METHOD OF FABRICATION
(FR) BOÎTIER À MINIPUCE À PROFIL BAS ET PROCÉDÉ DE FABRICATION
Abstract: front page image
(EN)A semiconductor device has an electrically insulating substrate (301) with first and second surfaces, at least one opening, and a given thickness. Electrically conductive routing strips connect contact pads (330) on the first substrate surface. A semiconductor chip (102), of equal or lesser thickness than the substrate, is positioned within the substrate opening with a marginal gap (311) separating externally facing chip sides (703) from internally facing substrate sides (702). Bonding elements (501) connect the substrate routing strips across the gap with chip bond pads located on a chip active surface (102a). The chip (102) has a passive surface (102b) substantially coplanar with the second substrate surface (301 b). Encapsulation material (701) fills the marginal gap (311) and covers the active chip surface (102a) and bonding elements (501). A support tape (101), removed after assembly, serves to provide a gap-filling surface (701 a) of encapsulation material (701) substantially coplanar with the second substrate surface (301 b) and a passive chip surface (102b).
(FR)L’invention concerne un dispositif semi-conducteur possédant un substrat électriquement isolant (301) avec des premières et deuxièmes surfaces, au moins une ouverture et une épaisseur données. Les barrettes de routage conductrices d’électricité sont en contact avec les plots de contact (330) sur la première surface du substrat. Une puce de semi-conducteur (102) d’épaisseur identique ou inférieure au substrat est placée dans l’ouverture du substrat avec un espace marginal (311) séparant les bords de la puce faisant face vers l’extérieur (703) des bords du substrat faisant face vers l’intérieur (702). Des éléments de liaison (501) connectent les barrettes de routage du substrat via l’espace avec les plots de connexion de la puce se trouvant sur une surface active de la puce (102a). La puce (102) possède une surface passive (102b) sensiblement co-planaire avec la deuxième surface du substrat (301b). Un matériau d’encapsulation (701) remplit l’espace marginal (311) et recouvre la surface active de la puce (102a) et les éléments de liaison (501). Une bande de support (101), que l’on enlève après l’assemblage, sert à créer une surface de remplissage de l’espace (701a) du matériau d’encapsulation (701) sensiblement co-planaire avec la deuxième surface du substrat (301b) et une surface passive de la puce (102b).
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)