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1. (WO2006016662) SEMICONDUCTOR ELEMENT MATRIX ARRAY AND MANUFACTURING METHOD OF THE SAME, AND DISPLAY PANEL
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2006/016662    International Application No.:    PCT/JP2005/014784
Publication Date: 16.02.2006 International Filing Date: 11.08.2005
IPC:
G09F 9/30 (2006.01), H01L 51/50 (2006.01), G02F 1/13 (2006.01), G02F 1/1345 (2006.01), G02F 1/1368 (2006.01), H01L 29/786 (2006.01)
Applicants: SANYO ELECTRIC CO., LTD. [JP/JP]; 5-5, Keihan-Hondori 2-chome, Moriguchi-shi, Osaka 5708677 (JP) (For All Designated States Except US).
JINNO, Yushi [JP/JP]; (JP) (For US Only)
Inventors: JINNO, Yushi; (JP)
Agent: YOSHIDA, Kenji; 34-12, Kichijoji-honcho 1-chome Musashino-shi, Tokyo 1800004 (JP)
Priority Data:
2004-234578 11.08.2004 JP
Title (EN) SEMICONDUCTOR ELEMENT MATRIX ARRAY AND MANUFACTURING METHOD OF THE SAME, AND DISPLAY PANEL
(FR) ENSEMBLE MATRICIEL D'ÉLÉMENTS SEMI-CONDUCTEURS ET PROCÉDÉ POUR LA FABRICATION DE CELUI-CI, ET PANNEAU D'AFFICHAGE
(JA) 半導体素子マトリクスアレイ、その製造方法及び表示パネル
Abstract: front page image
(EN)A plurality of semiconductor elements have the same structure as a semiconductor element (for instance, pixel TFT) in a semiconductor element matrix region (110), such as a display pixel region. The semiconductor elements are formed as built-in inspecting elements, at the same time with the semiconductor element matrix (110). An inspecting wiring (100) is connected to the built-in inspecting elements, and the inspecting wiring (100) is led out to a terminal (101). At the time of inspecting a semiconductor array (TFT array) prior to forming a display element and the like, the built-in inspecting elements are operated, and based on a signal obtained by the terminal (101) through the inspecting wiring (100), characteristics of each element can be inspected. Thus, characteristic variance, such as display failure, due to a slight variance of a threshold of the semiconductor element, can be inspected even in a TFT array status prior to completion.
(FR)Une pluralité d’éléments semi-conducteurs ont la même structure en tant qu'un élément semi-conducteur (par exemple, TFT de pixel) dans une région matricielle d’éléments semi-conducteurs (110), telle une région de pixels destinés à l’affichage. Les éléments semi-conducteurs sont formés en tant qu’éléments d’inspection intégrés, en même temps que la matrice d’éléments semi-conducteurs (110). Un câblage d’inspection (100) est raccordé aux éléments d’inspection intégrés, et le câblage d’inspection (100) sort vers un terminal (101). Au moment de l’inspection d’un ensemble semi-conducteur (réseau TFT) avant de former un élément d’affichage et similaires, on fait fonctionner les éléments d’inspection intégrés, et sur la base d’un signal obtenu par le terminal (101) par le câblage d’inspection (100), il est possible d’inspecter les caractéristiques de chaque élément. Ainsi, la variance caractéristique, telle que la défaillance de l’affichage, due à une faible variance d’un seuil de l’élément semi-conducteur, peut être inspectée même dans un état de réseau TFT avant son achèvement.
(JA) 表示画素領域等の半導体素子マトリクス領域(110)の半導体素子(例えば画素TFT)と同一構造の複数の半導体素子を内蔵検査用素子として半導体素子マトリクス(110)と同時に形成する。この複数の内蔵検査用素子には検査用配線100を接続し、この検査用配線100を端子101に引き出しておく。表示素子などを形成する前の半導体アレイ(TFTアレイ)の検査時に、内蔵検査用素子を動作させ、その時に検査用配線100を介して端子101に得られる信号に基づき各素子の特性を検査することができる。これにより、半導体素子の閾値のわずかなばらつきで生じる表示不良等の特性ばらつきを完成体前のTFTアレイ状態でも検査可能となる。                                                                                 
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
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Publication Language: Japanese (JA)
Filing Language: Japanese (JA)