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1. (WO2006011529) SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE
Latest bibliographic data on file with the International Bureau   

Pub. No.: WO/2006/011529 International Application No.: PCT/JP2005/013765
Publication Date: 02.02.2006 International Filing Date: 27.07.2005
IPC:
H01L 27/10 (2006.01) ,H01L 21/8247 (2006.01) ,H01L 27/115 (2006.01) ,H01L 29/788 (2006.01) ,H01L 29/792 (2006.01)
Applicants: HARA, Takahiko[JP/JP]; null (UsOnly)
KABUSHIKI KAISHA TOSHIBA[JP/JP]; 1-1, Shibaura 1-chome, Minato-ku, Tokyo 1058001, JP (AllExceptUS)
Inventors: HARA, Takahiko; null
Agent: SUZUYE, Takehiko; c/o SUZUYE & SUZUYE 1-12-9, Toranomon, Minato-ku Tokyo 1050001, JP
Priority Data:
2004-22066228.07.2004JP
Title (EN) SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE
(FR) DISPOSITIF DE CIRCUIT INTÉGRÉ À SEMI-CONDUCTEUR
(JA) 半導体集積回路装置
Abstract: front page image
(EN) A semiconductor integrated circuit device is provided with a semiconductor chip (17), a memory cell array (3) arranged on the semiconductor chip (17), and first and second decoder rows (5-1, 5-2) arranged along both edges of the memory cell array (3). An arrangement position of the first decoder row (5-1) is shifted from an arrangement position of the second decoder row (5-2), and a space (9) generated by the shift is arranged at a corner (25) of the semiconductor chip (17).
(FR) Dispositif de circuit intégré à semi-conducteur équipé d’une puce à semi-conducteur (17), d’une matrice de cellules mémoire (3) disposée sur la puce à semi-conducteur (17), et d’une première et d’une deuxième rangée de décodeurs (5-1, 5-2) disposées le long des deux bords de la matrice de cellules mémoire (3). Un emplacement de disposition de la première rangée de décodeurs (5-1) est décalé par rapport à un emplacement de disposition de la deuxième rangée de décodeurs (5-2) et un espace (9) créé par le décalage figure en un angle (25) de la puce à semi-conducteur (17).
(JA)  半導体集積回路装置は、半導体チップ(17)と、半導体チップ(17)に配置されたメモリセルアレイ(3)と、メモリセルアレイ(3)の両端に沿って配置された第1、第2デコーダ列(5-1、5-2)とを具備する。第1デコーダ列(5-1)の配置位置は、第2デコーダ列(5-2)の配置位置からずれており、このずれによって生じたスペース(9)が、半導体チップ(17)の隅(25)に配置される。
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, KE, KG, KM, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Office (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (EPO) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG)
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)