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Pub. No.:    WO/2006/011477    International Application No.:    PCT/JP2005/013645
Publication Date: 02.02.2006 International Filing Date: 26.07.2005
Chapter 2 Demand Filed:    24.02.2006    
H01L 23/52 (2006.01), H01L 25/065 (2006.01), H01L 25/07 (2006.01), H01L 25/18 (2006.01)
Applicants: SYSTEM FABRICATION TECHNOLOGIES, INC. [JP/JP]; 2-6-12, Shinyokohama, Kohoku-ku, Yokohama-shi, Kan agawa 2220033 (JP) (For All Designated States Except US).
YOSHIDA, Kenji [JP/JP]; (JP) (For US Only)
Inventors: YOSHIDA, Kenji; (JP)
Agent: NAKAJIMA, Jun; TAIYO, NAKAJIMA & KATO Seventh Floor, HK-Shinjuku Bldg., 3-17, Shinjuku 4-chome, Shinjuku-ku, Tokyo 160-0022 (JP)
Priority Data:
2004-217735 26.07.2004 JP
(JA) 半導体装置
Abstract: front page image
(EN)A semiconductor device wherein a plurality of chips are mounted at a high speed and a high density at a low cost. When a storing device chip (103) and an ASIC (104) are mounted on a wiring chip (102), connecting pads (110, 116) are provided respectively on the storing device chip (103) and the ASIC (104) along one side on the wiring chip (102) where the storing device chip and the ASIC oppose each other. Therefore, the arrangement positions of each of the connecting pads (110, 116) are at a shortest distance, and wiring arranged on the wiring chip (102) is shortened. In the storing device chip (103) and the ASIC (104), the wiring chip (102) can be mounted on the wiring chip (102) at a high density, and its wiring distance can be shortened, and thus high-speed mounting can be attained.
(FR)Cette invention a pour objet un dispositif semi-conducteur comprenant une pluralité de puces montées rapidement, à densité élevée et pour un coût modique. Lorsqu’une puce de dispositif de stockage (103) et un CIAS (104) sont montés sur une puce câblée (102), la puce du dispositif de stockage et le CIAS sont placés à l’opposé l’un de l’autre. Par conséquent, les positions de chacune des plages de contact (110, 116) sont plus proches et le câblage de la puce câblée (102) est réduit. Dans la puce du dispositif de stockage (103) et dans le CIAS (104), la puce câblée (102) peut être montée sur une puce câblée (102) à haute densité, et sa longueur de câblage peut être réduite ; il est ainsi possible d’obtenir un montage rapide.
(JA) 複数チップの実装を高速・高密度且つ低いコストで実現した半導体装置を提供すること。  記憶装置チップ103及びASIC104が配線チップ102上に実装したとき、記憶装置チップ103及びASIC104が配線チップ102の互いに対向する一辺に沿って接続パッド110、116がそれぞれ設けることで、互いの接続パッド110、116の配置位置が最短距離になると共に、配線チップ102に設ける配線も短くなる。これにより、記憶装置チップ103及びASIC104が配線チップ102を配線チップ102上に高密度実装することができると共に、その配線距離も短くなるため高速化も実現される。                                                                                 
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)