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1. (WO2005124857) SEMICONDUCTOR DEVICE
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2005/124857    International Application No.:    PCT/JP2005/010549
Publication Date: 29.12.2005 International Filing Date: 09.06.2005
IPC:
H01L 23/12 (2006.01), H01L 25/065 (2006.01), H01L 25/07 (2006.01), H01L 25/18 (2006.01)
Applicants: ROHM CO., LTD. [JP/JP]; 21, Saiin Mizosaki-cho, Ukyo-ku, Kyoto-shi, Kyoto 6158585 (JP) (For All Designated States Except US).
TANIDA, Kazumasa [JP/JP]; (JP) (For US Only).
MORIFUJI, Tadahiro [JP/JP]; (JP) (For US Only).
MIYATA, Osamu [JP/JP]; (JP) (For US Only)
Inventors: TANIDA, Kazumasa; (JP).
MORIFUJI, Tadahiro; (JP).
MIYATA, Osamu; (JP)
Agent: INAOKA, Kosaku; c/o AI ASSOCIATION OF PATENT AND TRADEMARK ATTORNEYS Sun Mullion NBF Tower, 21st Floor 6-12, Minamihommachi 2-chome Chuo-ku, Osaka-shi, Osaka 5410054 (JP)
Priority Data:
2004-178756 16.06.2004 JP
Title (EN) SEMICONDUCTOR DEVICE
(FR) DISPOSITIF SEMI-CONDUCTEUR
(JA) 半導体装置
Abstract: front page image
(EN)A semiconductor device includes a first semiconductor chip, which has a first functional plane whereupon a first functional element is formed and a first rear plane which is a plane opposite to the first functional plane; a second semiconductor chip, which has a second functional plane whereupon a second functional element is formed and a facing region facing the first functional plane of the first semiconductor chip and a non-facing region which is a region other than the facing region are provided; a connecting material for electrically connecting the first functional element and the second functional element in a facing part of the first functional plane and the second functional plane; an insulating film continuously formed to cover the non-facing region of the second semiconductor chip and the first rear plane of the first semiconductor chip; rewiring formed on a front plane of the insulating film to be electrically connected with the second functional element; a protecting resin covering the rewiring; and an external connecting terminal arranged to stand by penetrating the protecting resin from the rewiring.
(FR)Il est prévu un dispositif semi-conducteur comprenant une première puce semi-conductrice, ayant un premier plan fonctionnel sur lequel se forme un premier élément fonctionnel et un premier plan arrière qui est un plan opposé au premier plan fonctionnel; une seconde puce semi-conductrice, ayant un second plan fonctionnel sur lequel se forme un second élément fonctionnel et une région faisant face au premier plan fonctionnel de la première puce semi-conductrice et une région opposée qui est une région autre que la région faisant face; un matériau de connexion pour connecter électriquement le premier élément fonctionnel et le second élément fonctionnel dans une partie faisant face du premier plan fonctionnel et du second plan fonctionnel; un film isolant formé en continu pour recouvrir la région opposée de la seconde puce semi-conductrice et le premier plan arrière de la première puce semi-conductrice; un nouveau câblage formé sur un plan avant du film isolant à connecter électriquement au second élément fonctionnel; une résine de protection recouvrant le nouveau câblage; et une borne de connexion externe disposée pour tenir droite par pénétration dans la résine de protection du nouveau câblage.
(JA) 第1機能素子が形成された第1機能面、およびこの第1機能面とは反対側の面である第1裏面を有する第1半導体チップと、第2機能素子が形成され、上記第1半導体チップの第1機能面に対向する対向領域、およびこの対向領域以外の領域である非対向領域を有する第2機能面を有する第2半導体チップと、上記第1機能面と上記第2機能面との対向部において、上記第1機能素子と上記第2機能素子とを電気的に接続する接続材と、上記第2半導体チップの非対向領域および上記第1半導体チップの第1裏面を覆うように連続して形成された絶縁膜と、この絶縁膜の表面に形成され、上記第2機能素子に電気的に接続された再配線と、上記再配線を覆う保護樹脂と、上記再配線から上記保護樹脂を貫通して立設された外部接続端子とを含む、半導体装置。
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, KE, KG, KM, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, MC, NL, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)