WIPO logo
Mobile | Deutsch | Español | Français | 日本語 | 한국어 | Português | Русский | 中文 | العربية |
PATENTSCOPE

Search International and National Patent Collections
World Intellectual Property Organization
Search
 
Browse
 
Translate
 
Options
 
News
 
Login
 
Help
 
Machine translation
1. (WO2005124562) SYSTEM FOR ELEVATOR ELECTRONIC SAFETY DEVICE
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2005/124562    International Application No.:    PCT/JP2004/009072
Publication Date: 29.12.2005 International Filing Date: 22.06.2004
IPC:
G06F 12/16 (2006.01), G06F 11/30 (2006.01), B66B 3/00 (2006.01)
Applicants: MITSUBISHI DENKI KABUSHIKI KAISHA [JP/JP]; 7-3, Marunouchi 2-chome Chiyoda-ku, Tokyo 1008310 (JP) (For All Designated States Except US).
MATSUOKA, Tatsuo [JP/JP]; (JP) (For US Only)
Inventors: MATSUOKA, Tatsuo; (JP)
Agent: SOGA, Michiteru; S. Soga & Co. 8th Floor, Kokusai Building 1-1, Marunouchi 3-chome Chiyoda-ku, Tokyo 1000005 (JP)
Priority Data:
Title (EN) SYSTEM FOR ELEVATOR ELECTRONIC SAFETY DEVICE
(FR) SYSTÈME POUR UN DISPOSITIF DE SÉCURITÉ ÉLECTRONIQUE D'ÉLÉVATEUR
(JA) エレベータ電子安全装置用システム
Abstract: front page image
(EN)A system for elevator electronic safety device, wherein not only an abnormal-state check of memory data but also an abnormal-state check of address and data buses are performed, thereby enhancing the reliability of abnormal-state check. A hardware circuit (3) and software processings (2a,2b) are used, in addition to a memory data abnormal-state check circuit (1), to periodically execute the check of address (BA) and data (BD) buses. A CPU (2) is caused to periodically output/receive designated data and periodically output designated addresses for checking both cases of '0' and '1' for each of all the bit signals used at least for a memory system with respect to the address (BA) and data (BD) buses.
(FR)Un système pour un dispositif de sécurité électronique d'élévateur, où sont effectués non seulement le contrôle d'un état anormal de données de mémoire mais également le contrôle d'un état anormal de bus d'adresses et de données, en améliorant ainsi la fiabilité du contrôle de l'état anormal. Un circuit matériel (3) et des traitements logiciels (2a, 2b) sont utilisés en addition à un circuit de contrôle d'état anormal de données de mémoire (1) afin d'exécuter périodiquement le contrôle des bus d'adresses (BA) et de données (BD). Une unité centrale (2) est amenée à sortir ou recevoir périodiquement des données désignées et à fournir périodiquement en sortie des adresses désignées afin de contrôler l'un et l'autre des cas de '0' et de '1' pour chacun de tous les signaux binaires utilisés au moins pour un système de mémoire par rapport aux bus d'adresses (BA) et de données (BD).
(JA)not available
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IT, LU, MC, NL, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)